KR20060005476A - 반도체 소자의 소자 분리막 제조 방법 - Google Patents
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Abstract
Description
Claims (11)
- pMOS 영역 및 nMOS 영역을 포함하는 주변회로 영역과 셀 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 표면에 측벽 산화막을 형성하는 단계;상기 반도체 기판 전면에 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계;상기 주변 회로 영역의 nMOS 영역 및 pMOS 영역에 형성된 라이너 산화막 중 적어도 상기 pMOS 영역의 라이너 산화막을 제거하여 상기 제거된 라이너 산화막 하부의 라이너 질화막을 노출시키는 단계;상기 라이너 질화막의 노출된 부분을 산화시키는 단계;전체 표면 상부에 상기 트렌치를 매립하는 갭-필 산화막을 형성하는 단계;평탄화식각 공정을 수행하여 상기 패드 질화막을 노출시키는 단계; 및상기 패드 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 측벽 산화막을 NH3, N2O 또는 NO 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 라이너 질화막을 H2 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,라이너 산화막을 제거하는 단계는상기 셀 영역 및 상기 nMOS 영역을 도포하는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각 마스크로 상기 pMOS 영역의 라이너 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,라이너 산화막을 제거하는 단계는상기 셀 영역을 도포하는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각 마스크로 상기 nMOS 영역 및 pMOS 영역을 포함하는 주변 회로 영역의 라이너 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 라이너 질화막의 노출된 부분을 산화시키는 단계는 플라즈마를 이용한 산화 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 측벽 산화막의 두께는 20 내지 200Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 라이너 질화막의 두께는 20 내지 100Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 라이너 산화막의 두께는 20 내지 200Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제1항에 있어서,상기 평탄화 식각 공정은 CMP 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서상기 라이너 질화막의 노출된 부분을 산화시키는 단계는 상기 갭-필 산화막을 플라즈마를 이용하여 HDP 산화막으로 형성하는 공정과 동시에 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
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