KR20050120957A - 활성영역의 크기를 증가시킨 반도체소자의 제조 방법 - Google Patents

활성영역의 크기를 증가시킨 반도체소자의 제조 방법 Download PDF

Info

Publication number
KR20050120957A
KR20050120957A KR1020040046081A KR20040046081A KR20050120957A KR 20050120957 A KR20050120957 A KR 20050120957A KR 1020040046081 A KR1020040046081 A KR 1020040046081A KR 20040046081 A KR20040046081 A KR 20040046081A KR 20050120957 A KR20050120957 A KR 20050120957A
Authority
KR
South Korea
Prior art keywords
active region
semiconductor device
manufacturing
trench
etching
Prior art date
Application number
KR1020040046081A
Other languages
English (en)
Inventor
김진웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040046081A priority Critical patent/KR20050120957A/ko
Publication of KR20050120957A publication Critical patent/KR20050120957A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 같은 능력의 갭필 성능을 구현하면서도 활성영역의 크기를 크게 할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 트렌치에 매립되는 소자분리막을 형성한 후 활성영역의 표면을 산화시키거나 질화시킨 후 산화 또는 질화된 부분을 식각하므로써 활성영역의 크기를 크게 할 수 있으며, 더불어 모우트를 제거하거나 모우트를 활성영역 표면보다 높게 위치시켜 소자의 전기적 특성을 향상시킬 수 있다.

Description

활성영역의 크기를 증가시킨 반도체소자의 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE INCREASED ACTIVE REGION WIDTH}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자분리 공정을 포함하는 반도체소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리(ISO) 공정으로는 로코스(LOCOS) 공정이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리공정은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 공정이 제안되었다.
도 1은 종래기술에 따른 소자분리공정을 포함하는 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 실리콘기판(11) 상에 패드산화막(12)과 패드질화막(13)을 증착한 후, 패드질화막(13) 상에 포토레지스트를 이용하여 소자분리마스크(ISO mask, 도시생략)를 형성한다.
이어서, 소자분리마스크를 식각배리어로 하여 패드질화막(13)과 패드산화막(12)을 차례로 식각하여 소자분리영역이 형성될 실리콘기판(11) 표면을 노출시킨다.
다음으로, 소자분리마스크를 제거한 후 패드산화막(12) 식각후 노출된 실리콘기판(11)의 표면을 식각하여 소자분리를 위한 트렌치(14)를 형성한다.
상기한 도 1과 같은 종래기술에서, 트렌치(14) 형성후에 실리콘기판(11)에는 트랜지스터 등의 소자가 형성될 활성영역(11a)이 정의된다.
최근에 소자의 집적도가 증가하면서 전기적특성 향상을 위해 STI 공정에 의해 정의되는 활성영역의 크기를 크게하고 있다.
그러나, 정해진 디자인룰(Design rule) 내에서 활성영역(11a)의 크기(d1)를 크게 하기 위해서는 일정 피치(pitch; p) 내에서 활성영역(11a)의 크기(d1)를 크게하는 방법밖에 없기 때문에 소자분리영역이 될 트렌치(14)의 공간(d2)이 작아진다.
이처럼, 트렌치(14)의 공간(d2)이 작아지면 트렌치(14) 내에 매립될 소자분리막의 갭필(gapfill)이 더욱 어려워지는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 같은 능력의 갭필 성능을 구현하면서도 활성영역의 크기를 크게 할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 실리콘 기판을 소정 깊이로 식각하여 소자분리영역과 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 활성영역의 크기를 크게 하기 위해 상기 소자분리막 형성시 노출된 상기 활성영역의 표면을 산화시켜 실리콘산화막을 형성하는 단계, 및 상기 실리콘산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 실리콘산화막을 선택적으로 제거하는 단계는 불산용액을 이용한 습식식각으로 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 실리콘 기판을 소정 깊이로 식각하여 소자분리영역과 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 활성영역의 크기를 크게 하기 위해 상기 소자분리막 형성시 노출된 상기 활성영역의 표면을 질화시켜 실리콘질화막을 형성하는 단계, 및 상기 실리콘질화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 실리콘질화막을 선택적으로 제거하는 단계는 인산용액을 이용한 습식식각으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성하여 다층 패드를 형성한다. 이때, 패드산화막(22)은 50Å∼200Å 두께로 형성하고, 패드질화막(23)은 1000Å∼3000Å 두께로 형성한다.
다음으로, 패드질화막(23) 상에 소자분리영역을 정의하는 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각배리어로 하여 패드질화막(23)과 패드산화막(22)을 차례로 식각하여 소자분리영역인 트렌치가 형성될 실리콘 기판(21) 표면을 노출시킨 후, 소자분리마스크를 제거한다.
다음에, 다층 패드, 바람직하게는 패드질화막(23)을 식각배리어로 실리콘 기판(21)을 1500∼4000Å 깊이로 식각하여 트렌치(24)를 형성한다.
상기한 트렌치(24) 형성으로 인해 활성영역(21a)이 정의된다.
이어서, 트렌치(24)를 매립하도록 갭필산화막(25)을 증착한다. 이때, 갭필산화막(25)은 고밀도플라즈마(HDP) 방식을 이용하여 증착한 산화막, O3-TEOS 또는 USG로 형성한다.
한편, 도시되지 않았지만, 갭필산화막(25) 증착전에 트렌치(24) 식각시 발생된 식각손상을 제거하기 위해 측벽산화(Wall oxidation)를 진행하고, 연속해서 전면에 라이너(liner) 물질을 증착할 수 있다. 이때, 라이너물질은 스트레스를 완화시켜 리프레시(refresh)를 개선하기 위해 라이너질화막(liner nitride)으로 형성한다. 그리고, 갭필산화막(25)이 고밀도플라즈마방식의 산화막인 경우에는 라이너질화막의 산화를 방지하기 위해 라이너질화막 위에 라이너산화막(Liner oxide)을 추가로 형성해준다.
도 2b에 도시된 바와 같이, 패드질화막(23)의 표면이 드러날때까지 화학적기계적연마(CMP)를 진행하여 갭필산화막(25)을 평탄화시킨다. 이하, 평탄화된 갭필산화막(25a)을 '소자분리막(25a)'이라고 약칭한다.
도 2c에 도시된 바와 같이, 패드질화막(23)을 습식식각을 이용하여 제거한다. 이때, 패드질화막(23)은 인산(H3PO4) 용액을 이용하여 제거한다.
다음으로, 스크린산화막(Screen oxide) 공정 전의 전세정(Pre-cleaning) 공정을 진행하여 패드산화막(22)을 제거한다.
상기한 전세정 공정을 통해 높이가 감소된 소자분리막(25b)이 잔류한다. 즉, 활성영역(21a) 표면과 소자분리막(25b)의 단차가 감소된다.
아울러, 이러한 전세정 공정시 소자분리막(25b)의 탑코너 에지(top corner edge) 부분에서 활성영역(21a)보다 낮아지는 모우트(M)가 발생된다.
도 2d에 도시된 바와 같이, 패드산화막(22) 제거후에 노출된 활성영역(21a)의 실리콘 기판(21)을 산화시켜 실리콘산화막(26)을 형성한다. 이때, 실리콘산화막(26)을 형성하기 위한 산화공정은, 산소(O2) 분위기에서 퍼니스산화 방식 또는 플라즈마산화 방식을 이용하여 진행한다.
위와 같이, 활성영역(21a)의 실리콘기판(21)을 산화시킬 때, 실리콘산화막(26)이 실리콘기판(21) 아래쪽으로 산화가 진행되어 형성됨에 따라 활성영역(21)의 크기가 'd'만큼 커지게 된다. 즉, 트렌치(24) 형성시 활성영역(21a)의 모서리 프로파일이 슬로프(slope)를 갖고 형성되었기 때문에 산화공정시 아래로 갈수록 활성영역(21a)의 크기가 커진다.
도 2e에 도시된 바와 같이, 습식식각을 이용하여 실리콘산화막(26)을 제거한다. 이때, 습식식각은 불산(HF) 용액을 이용하며, 불산(HF) 용액이 산화막 식각용액이므로 소자분리막(25b)도 일부가 식각되어 더욱 높이가 낮아진 소자분리막(25c) 형태로 잔류한다.
상기한 실리콘산화막(26) 습식식각시에 모우트(M)가 제거됨을 알 수 있는데, 이와 같이 모우트를 제거하면 소자의 전기적특성을 향상시킬 수 부가적인 효과도 얻는다. 그리고, 실리콘산화막(26)만을 습식식각하므로 실리콘산화막(26) 식각후 드러나는 활성영역(21b)의 실리콘기판은 어택받지 않아 그 표면이 매우 매끄럽다.
후속 공정으로, 도시되지 않았지만, 스크린산화막(Screen oxide) 공정을 진행하고, 문턱전압조절을 위한 이온주입 및 웰 이온주입을 진행하며, 게이트산화막 공정 및 게이트전극 공정을 진행한다.
상술한 제1실시예에 따르면, 활성영역 표면을 산화시킨 후 이 실리콘산화막을 제거해주므로써 트렌치 형성시 설정한 활성영역의 크기보다 'd'만큼 크게할 수 있다. 일예로, 활성영역 표면 산화 및 제거공정을 거친후에 활성영역의 크기가 2nm∼4nm 정도 더 확보된다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 순차적으로 형성하여 다층 패드를 형성한다. 이때, 패드산화막(32)은 50Å∼200Å 두께로 형성하고, 패드질화막(33)은 1000Å∼3000Å 두께로 형성한다.
다음으로, 패드질화막(33) 상에 소자분리영역을 정의하는 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각배리어로 하여 패드질화막(33)과 패드산화막(32)을 차례로 식각하여 소자분리영역인 트렌치가 형성될 실리콘 기판(31) 표면을 노출시킨 후, 소자분리마스크를 제거한다.
다음에, 다층 패드, 바람직하게는 패드질화막(33)을 식각배리어로 실리콘 기판(31)을 1500∼4000Å 깊이로 식각하여 트렌치(34)를 형성한다.
상기한 트렌치(34) 형성으로 인해 활성영역(31a)이 정의된다.
이어서, 트렌치(34)를 매립하도록 갭필산화막(35)을 증착한다. 이때, 갭필산화막(35)은 고밀도플라즈마(HDP) 방식을 이용하여 증착한 산화막, O3-TEOS 또는 USG로 형성한다.
한편, 도시되지 않았지만, 갭필산화막(35) 증착전에 트렌치(34) 식각시 발생된 식각손상을 제거하기 위해 측벽산화(Wall oxidation)를 진행하고, 연속해서 전면에 라이너(liner) 물질을 증착할 수 있다. 이때, 라이너물질은 스트레스를 완화시켜 리프레시(refresh)를 개선하기 위해 라이너질화막(liner nitride)으로 형성한다. 그리고, 갭필산화막(35)이 고밀도플라즈마방식의 산화막인 경우에는 라이너질화막의 산화를 방지하기 위해 라이너질화막 위에 라이너산화막(Liner oxide)을 추가로 형성해준다.
도 3b에 도시된 바와 같이, 패드질화막(33)의 표면이 드러날때까지 화학적기계적연마(CMP)를 진행하여 갭필산화막(35)을 평탄화시킨다. 이하, 평탄화된 갭필산화막(35a)을 '소자분리막(35a)'이라고 약칭한다.
도 3c에 도시된 바와 같이, 패드질화막(33)을 습식식각을 이용하여 제거한다. 이때, 패드질화막(33)은 인산(H3PO4) 용액을 이용하여 제거한다.
다음으로, 스크린산화막(Screen oxide) 공정 전의 전세정(Pre-cleaning) 공정을 진행하여 패드산화막(32)을 제거한다.
상기한 전세정 공정을 통해 높이가 감소된 소자분리막(35b)이 잔류한다. 즉, 활성영역(31a) 표면과 소자분리막(35b)의 단차가 감소된다.
아울러, 이러한 전세정 공정시 소자분리막(35b)의 탑코너 에지(top corner edge) 부분에서 활성영역(31a)보다 낮아지는 모우트(M)가 발생된다.
도 3d에 도시된 바와 같이, 패드산화막(32) 제거후에 노출된 활성영역(31a)의 실리콘 기판(31)을 질화시켜 실리콘질화막(36)을 형성한다. 이때, 실리콘질화막(36)을 형성하기 위한 질화공정은, N2 또는 NH3 분위기에서 퍼니스산화 방식 또는 플라즈마산화 방식을 이용하여 진행한다.
위와 같이, 활성영역(31a)의 실리콘기판(31)을 질화시킬 때, 실리콘질화막(36)이 실리콘기판(31) 아래쪽으로 질화가 진행되어 형성됨에 따라 활성영역(31)의 크기가 'd'만큼 커지게 된다. 즉, 트렌치(34) 형성시 활성영역(31a)의 모서리 프로파일이 슬로프(slope)를 갖고 형성되었기 때문에 질공정시 아래로 갈수록 활성영역(31a)의 크기가 커진다.
도 3e에 도시된 바와 같이, 습식식각을 이용하여 실리콘질화막(36)을 제거하여 크기가 커진 활성영역(31b) 표면을 노출시킨다. 이때, 습식식각은 인산(H3PO4) 용액을 이용한다.
상기한 실리콘질화막(36) 습식식각후에 소자분리막(35b)의 탑코너 에지에 형성된 모우트(M)가 활성영역(31b) 표면보다 높게 위치함을 알 수 있는데, 이와 같이 모우트를 활성영역 표면보다 높게하면 소자의 전기적특성을 향상시킬 수 부가적인 효과도 얻는다. 그리고, 실리콘질화막(36)만을 선택적으로 습식식각하므로 실리콘질화막(36) 식각후 드러나는 활성영역(31b)의 실리콘기판(31)은 어택받지 않아 그 표면이 매우 매끄럽다.
후속 공정으로, 도 3f에 도시된 바와 같이, 스크린산화막(Screen oxide) 공정을 진행하기에 앞서 전세정 공정을 진행하면, 모우트가 없는 구조를 형성할 수 있다.
상술한 제2실시예에 따르면, 활성영역 표면을 질화시킨 후 이 실리콘질화막을 제거해주므로써 트렌치 형성시 설정한 활성영역의 크기보다 'd'만큼 크게할 수 있다.
결국, 본 발명의 제1,2실시예에 따르면, 동일한 트렌치 갭필능력으로 활성영역의 크기를 크게할 수 있다.
한편, 활성영역의 크기를 크게 하기 위해 산화 또는 질화공정이 아닌 다른 방법을 적용할 수도 있는데, 예를 들어 실리콘기판과 패드산화막을 동시에 식각할 수 있는 습식케미컬을 이용하여 패드산화막 식각시에 실리콘기판을 같이 식각할 수도 있다. 그러나, 이 방법을 이용하는 경우에는, 실리콘기판 식각시 소자분리막도 동시에 습식케미컬에 노출되어 식각됨에 따라 모우트가 여전히 존재하는 문제가 있다. 또한, 습식케미컬에 의해 실리콘기판이 어택(Attack)받아 활성영역의 표면이 거칠어지는 단점이 있다.
또한, 다른 방법으로 건식식각을 통해 활성영역의 표면을 식각하여 활성영역의 크기를 크게 할 수 있으나, 이 방법또한 건식식각시의 플라즈마에 의해 활성영역 표면이 심하게 어택받으며, 이 플라즈마어택을 제거하기 위한 추가 공정이 필요하여 공정이 복잡해지는 단점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 활성영역의 크기를 크게하면서도 모우트를 제거할 수 있으므로 소자의 전기적특성을 향상시킬 수 있는 효과가 있다.
또한, 동일한 크기의 활성영역을 형성하는 경우 트렌치 갭필 공정에서도 충분한 마진을 확보할 수 있는 효과가 있다.
도 1은 종래기술에 따른 소자분리공정을 포함한 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25a, 25b, 25c : 소자분리막 26 : 실리콘산화막

Claims (10)

  1. 실리콘 기판을 소정 깊이로 식각하여 소자분리영역과 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 활성영역의 크기를 크게 하기 위해 상기 소자분리막 형성시 노출된 상기 활성영역의 표면을 산화시켜 실리콘산화막을 형성하는 단계; 및
    상기 실리콘산화막을 선택적으로 제거하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 활성영역 표면의 산화는,
    퍼니스산화 방식 또는 플라즈마산화 방식을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 활성영역 표면의 산화는,
    산소 가스 분위기에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 실리콘산화막을 선택적으로 제거하는 단계는,
    습식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 습식식각은, 불산용액을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 실리콘 기판을 소정 깊이로 식각하여 소자분리영역과 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 활성영역의 크기를 크게 하기 위해 상기 소자분리막 형성시 노출된 상기 활성영역의 표면을 질화시켜 실리콘질화막을 형성하는 단계; 및
    상기 실리콘질화막을 선택적으로 제거하는 단계
    를 포함하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 활성영역 표면의 질화는,
    퍼니스산화 방식 또는 플라즈마산화 방식을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 활성영역 표면의 질화는,
    N2 또는 NH3 분위기에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제6항에 있어서,
    상기 실리콘질화막을 선택적으로 제거하는 단계는,
    습식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 습식식각은, 인산 용액을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020040046081A 2004-06-21 2004-06-21 활성영역의 크기를 증가시킨 반도체소자의 제조 방법 KR20050120957A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040046081A KR20050120957A (ko) 2004-06-21 2004-06-21 활성영역의 크기를 증가시킨 반도체소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046081A KR20050120957A (ko) 2004-06-21 2004-06-21 활성영역의 크기를 증가시킨 반도체소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050120957A true KR20050120957A (ko) 2005-12-26

Family

ID=37293241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046081A KR20050120957A (ko) 2004-06-21 2004-06-21 활성영역의 크기를 증가시킨 반도체소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050120957A (ko)

Similar Documents

Publication Publication Date Title
KR20060011537A (ko) 반도체소자의 소자분리 방법
KR100764742B1 (ko) 반도체 소자 및 그 제조 방법
KR101506901B1 (ko) 반도체 소자의 제조 방법
KR100950749B1 (ko) 반도체소자의 소자분리막 형성방법
US7018927B2 (en) Method for forming isolation film for semiconductor devices
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100500943B1 (ko) 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법
KR101025731B1 (ko) 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법
KR20050120957A (ko) 활성영역의 크기를 증가시킨 반도체소자의 제조 방법
KR101026478B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100558032B1 (ko) 반도체 소자의 트렌치 소자분리 방법
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR100513800B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR20070060341A (ko) 반도체 소자의 소자분리막 형성방법
KR100431087B1 (ko) 반도체 소자의 제조 방법
KR100849361B1 (ko) 반도체 소자의 제조 방법
KR20050002037A (ko) 반도체 소자의 소자분리막 형성 방법
KR20050003013A (ko) 반도체 소자의 소자분리막 형성방법
KR20050059703A (ko) 반도체 소자의 소자분리막 형성방법
KR20050002070A (ko) 패드질화막 대신 패드폴리실리콘을 사용한 반도체 소자의트렌치 소자분리막 형성방법
KR20060000484A (ko) 반도체 소자의 소자분리막 형성방법
KR20050003172A (ko) 반도체 소자의 소자분리막 형성 방법
KR20020050911A (ko) 반도체 소자의 소자 격리층 형성 방법
KR20060066874A (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination