KR20060078197A - 반도체소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 소자의 특성 열화를 방지하기 위하여, 소자분리용 트렌치 측벽 상측을 라운딩시키도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법{Method for forming field oxides of semiconductor devices}

도 1 은 종래기술의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 2 는 본 발명에 따른 반도체소자의 소자분리막 형성방법의 기술적 사상을 도시한 단면도.

도 3a 내지 도 3g 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법의 기술적 사상을 도시한 단면도.

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리영역과 활성영역 경계부의 소자분리막 상측에 라운드 프로파일 ( top & bottom round profile ) 을 확보할 수 있도록 하는 기술에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌 우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.

소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.

그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화 할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.

그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.

이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.

이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP ( chemical mechanical polishing ) 방법을 이용 하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.

도 1 은 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.

도 1을 참조하면, 반도체기판(11) 상부에 산화막(13) 및 질화막(15)의 적층구조로 패드절연막을 형성한다.

이때, 상기 산화막(13)은 400 ∼ 700 Å 두께로 형성한 것이고, 상기 질화막(15)은 1000 ∼ 2000 Å 두께로 형성한 것이다.

그 다음, 소자분리마스크(미도시)를 이용한 사진식각공정으로 상기 질화막(15), 산화막(13) 및 소정깊이의 반도체기판(11)을 식각하여 트렌치(17)를 형성하되, 트렌치(17) 측벽의 상측에 ⓐ 부분과 같은 계단형으로 산화막(13)을 식각한다.

그 다음, 상기 ⓐ 부분을 트림 ( trim ) 시키고 산화시켜 라운딩되도록 형성한다.

그러나, 상기 ⓐ 부분에서 산화막(13) 프로파일 ( profile ) 이 큰 경사를 가지고 있어 트림 형성시 안정적인 프로파일을 얻기 어려운 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 등방성식각공정을 이용한 언더컷 ( under cut ) 의 각도 조절 방법으로 트렌치 측벽 상측이 라운딩되도록 형성하는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,

반도체기판 상에 제1산화막, 제2산화막 및 질화막의 적층구조를 형성하는 공정과,

소자분리마스크를 이용하여 상기 질화막 및 제2산화막을 식각하는 공정과,

상기 질화막을 마스크로 하여 상기 반도체기판을 노출시키며 상기 제2산화막 및 제1산화막을 측면식각하여 언더컷을 형성하되, 상기 제2산화막과 제1산화막 식각면의 각도를 다르게 형성하는 공정과,

상기 언더컷 상측의 질화막을 제거하고 남는 질화막을 마스크로 하는 식각공정으로 트렌치를 형성하는 공정과,

상기 반도체기판을 열산화시켜 상기 트렌치의 측벽 상측을 라운딩시키는 공정을 포함하는 것과,

상기 제1산화막은 200 ∼ 300 Å 두께의 TEOS ( tetra ethyl ortho silicate ) 막을 PECVD ( plasma enhanced chemical vapor deposition ) 방법으로 형성한 것과,

상기 제2산화막은 200 ∼ 300 Å 두께의 실리콘산화막을 HDP ( high density plasma ) CVD 방법으로 형성한 것과,

상기 질화막 제거 공정은 인산용액을 이용한 습식방법으로 실시하는 것을 특징으로 한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 도 2 에 도시된 바와 같다.

도 2는 본 발명에 따른 반도체소자의 소자분리막 형성방법의 기술적 원리를 도시한 단면도이다.

도 2를 참조하면, 반도체기판에 제1피식각층(23) 및 제2피식각층(25)을 적층하고 그 상부에 식각정지층(27)을 형성한다.

상기 식각정지층(27)을 사진식각공정으로 패터닝하고, 이를 마스크로 하는 등방성식각공정을 습식 방법으로 실시하여 상기 식각정지층(27)의 저부에 언더컷을 형성한다.

이때, 상기 제1피식각층(23), 제2피식각층(25), 식각정지층(27) 및 반도체기판(21)의 식각선택비 차이를 이용하여 상기 제1피식각층(23) 및 제2피식각층(25)의 식각되는 각도를 조절하여 후속 공정으로 실시되는 트렌치 식각공정에 사용하도록 함으로써 트렌치 측벽 상측의 라운딩된 프로파일을 형성할 수 있도록 한다.

여기서, 상기 언더컷되는 부분에서의 제1피식각층(23) 및 제2피식각층(25)의 식각되는 각도를 조절하는 방법은 “Fabrication of controlled sidewall angles in thin films using isotropic etches” by Shom.S.Ponoth, Americal Vacuum Science, 2003 을 참고한 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3a 내지 도 3g 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.

도 3a를 참조하면, 반도체기판(31) 상부에 제1산화막(33), 제2산화막(35) 및 질화막(37)의 적층구조로 패드절연막을 형성한다.

이때, 상기 제1산화막(33)은 200 ∼ 300 Å 두께의 TEOS 막을 PECVD 방법으로 형성한 것이고, 제2산화막(35)은 200 ∼ 300 Å 두께의 실리콘산화막을 HDP CVD 방법으로 형성한 것이다.

도 3b를 참조하면, 상기 질화막(37) 상부에 감광막패턴(39)을 형성한다. 이때, 상기 감광막패턴(39)은 소자분리마스크(미도시)를 이용한 노광 및 현상 공정으로 형성한 것이다.

도 3c 를 참조하면, 상기 감광막패턴(39)을 마스크로 하여 상기 질화막(37) 및 제2산화막(35)을 식각한다.

이때, 상기 감광막패턴(39)이 남는 경우는 남은 부분을 제거한다.

도 3d를 참조하면, 상기 질화막(37)을 식각장벽층으로 사용하는 등방성 습식 방법으로 상기 제1산화막(33) 및 제2산화막(35)을 측면 식각하여 언더컷(41)을 형성한다. 이때, 상기 제1산화막(33)과 제2산화막(35)의 측면 식각 정도를 달리하여 각각의 식각된 경사면의 각도를 조절한다. 여기서, 상기 경사면의 각도는 후속 공정으로 형성되는 트렌치 상측을 라운딩시킬 수 있도록 형성한다.

도 3e를 참조하면, 상기 언더컷(41) 상측의 질화막(37)을 습식방법으로 제거한다. 이때, 상기 질화막(37)의 제거 공정은 인산용액을 이용하여 실시한다.

도 3f를 참조하면, 상기 질화막(37)을 마스크로 하는 건식식각공정으로 상기 제2산화막(35), 제1산화막(33) 및 소정깊이의 반도체기판(31)을 식각하여 트렌치(43)를 형성한다.

이때, 상기 트렌치(43)의 측벽 상측은 상기 도 3e 에서의 제1,2산화막(33,35)과 같은 형태가 그대로 전사된 바와 같은 형태로 형성된다.

도 3g를 참조하면, 상기 열산화공정으로 상기 트렌치(43)의 측벽 상측 부분을 라운딩시킨다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 산화막 및 질화막의 적층구조를 형성하고 상기 질화막의 저부로 상기 산화막을 측면 식각하여 언더컷을 형성한 다음, 이를 이용한 식각공정으로 트렌치 측벽 상측을 라운딩시키되, 재현성 및 안정성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 반도체기판 상에 제1산화막, 제2산화막 및 질화막의 적층구조를 형성하는 공정과,

   소자분리마스크를 이용하여 상기 질화막 및 제2산화막을 식각하는 공정과,

   상기 질화막을 마스크로 하여 상기 반도체기판을 노출시키며 상기 제2산화막 및 제1산화막을 측면 식각하여 언더컷을 형성하되, 상기 제2산화막과 제1산화막 식각면의 각도를 다르게 형성하는 공정과,

   상기 언더컷 상측의 질화막을 제거하고 남는 질화막을 마스크로 하는 식각공정으로 트렌치를 형성하는 공정과,

   상기 반도체기판을 열산화시켜 상기 트렌치의 측벽 상측을 라운딩시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
2. 제 1 항에 있어서,

   상기 제1산화막은 200 ∼ 300 Å 두께의 TEOS 막을 PECVD 방법으로 형성한 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
3. 제 1 항에 있어서,

   상기 제2산화막은 200 ∼ 300 Å 두께의 실리콘산화막을 HDP CVD 방법으로 형성한 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
4. 제 1 항에 있어서,

   상기 질화막 제거 공정은 인산용액을 이용한 습식방법으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.

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