KR20000058096A - 동적 랜덤 액세스 메모리 - Google Patents
동적 랜덤 액세스 메모리 Download PDFInfo
- Publication number
- KR20000058096A KR20000058096A KR1020000007767A KR20000007767A KR20000058096A KR 20000058096 A KR20000058096 A KR 20000058096A KR 1020000007767 A KR1020000007767 A KR 1020000007767A KR 20000007767 A KR20000007767 A KR 20000007767A KR 20000058096 A KR20000058096 A KR 20000058096A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- silicon
- region
- semiconductor substrate
- Prior art date
Links
- 239000000463 material Substances 0.000 claims abstract description 165
- 239000000758 substrate Substances 0.000 claims abstract description 140
- 239000004065 semiconductor Substances 0.000 claims abstract description 101
- 238000000034 method Methods 0.000 claims abstract description 66
- 210000000746 body region Anatomy 0.000 claims abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 59
- 239000010410 layer Substances 0.000 claims description 59
- 239000010703 silicon Substances 0.000 claims description 59
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 239000003990 capacitor Substances 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 30
- 239000003989 dielectric material Substances 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 230000008878 coupling Effects 0.000 claims description 23
- 238000010168 coupling process Methods 0.000 claims description 23
- 238000005859 coupling reaction Methods 0.000 claims description 23
- 239000011241 protective layer Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 20
- 239000002210 silicon-based material Substances 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 9
- 239000003550 marker Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000001020 plasma etching Methods 0.000 description 14
- 238000001459 lithography Methods 0.000 description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 etching Chemical compound 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Abstract
본 발명은 반도체 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법에 관한 것이다. 이 셀은 내장 스트랩이다 커플링 영역을 통해 저장 캐패시터에 전기적으로 결합된 반도체 기판의 활성 영역에 트랜지스터를 가진다. 이 방법은 반도체 기판내의 트렌치의 합에 캐패시터용 전극을 형성하는 단계를 포함한다. 희생 재료는 트렌치의 측벽 부분상에 형성되며, 이러한 희생 재료는 반도체 기판의 표면으로부터 반도체 기판의 표면 아래로 연장한다. 트랜지스터에 대한 활성 영역은 한정되며 반도체 기판의 표면 위로 커버링 재료를 형성하며 희생 재료의 일부는 커버링 재료를 통해 돌출하여 노출된다. 활성 영역의 한정에 이어, 커버링 재료 및 희생 재료의 노출된 부분은 커버링 재료를 남기면서 희생 재료를 선택적으로 제거하기 위하여 에칭되며, 이와같이 제거된 희생 재료는 반도체 기판의 표면 아래에 배치된 반도체 기판의 제1 영역을 노출시킨다. 선택된 재료는 반도체의 노출된 부분에 제공된다. 이 방법은 캐패시터와 트랜지스터를 전기적으로 접속하는데 사용되는 내장 스트랩의 형성 및 셀의 트랜지스터용 수직 게이트 채널의 형성을 포함하는 여러가지 응용에 사용된다.
Description
본 발명은 동적 랜덤 액세스 메모리(DRAM)에 관한 것으로, 특히 그 저장 엘리먼트로서 내장 캐패시터를 가지는 DRAM에 관한 것이다.
당해분야에서 공지된 바와 같이, 반도체 기판(즉, 몸체)의 표면 아래(즉, 아래에 내장됨)에 반도체 디바이스의 영역을 형성하는 것이 바람직하다. 특히, 이러한 기판의 표면 아래에 반도체 기판의 제1 영역을 형성하는 것이 바람직하며, 제1 영역은 역시 기판의 아래에 배치된 제2 영역과 정렬된다. 이 제1 영역의 형성은 리소그래피-에칭 공정을 이용하여 수행된다. 그러나, 리소그래피 에칭 공정은 영역이 내장되어서 표면에서는 보이지 않는 제2 영역과 적절하게 정렬되어야 한다. 부정확하게 적당한 마스크 정렬은 결함을 초래하게 된다.
예를 들면, 내장 스트랩 또는 커플링 영역을 통해 전계효과 트랜지스터에 결합된 내장형 트렌치 캐패시터를 가지는 DRAM 셀에서, 트렌치가 형성되어 절연재료로 덮혀진 후에 트렌치의 측벽과 정확하게 정렬되어 내장 스트랩을 형성하는 것이 바람직하다. 특히, 트렌치를 형성한 후에, 유전성 라이너(즉, 노드 유전체)가 트렌티의 측벽상에 형성된다. 트렌치는 전형적으로 다결정 또는 비정질 실리콘으로 도핑된 도전성 재료로 충진된다. 충진된 트렌치는 리세스된다. 리세스의 트렌치 하부에서 도전성 재료 위에 그리고 트렌치에 의해 노출된 측벽 위에 제2 유전층이 형성된다. 제2 유전 재료 부분이 리세스의 측벽상에 남아있는 동안 리세스의 하부로부터 제2 유전층을 제거하기 위하여 반응성 이온 에칭(RIE)이 사용된다. 남아있는 실리콘 유전재료는 DRAM 셀에 대한 유전 칼라(collar)를 형성한다. 이어서, 리세스는 전형적으로 다결정 또는 비정질 실리콘으로 도핑된 도체로 충진된다. 그러므로, 제1 도핑된 재료와 함께 접촉하는 제2 도핑된 재료는 내장 캐패시터에 대하여 저장 노드(즉, 전극)를 제공한다. 이어서, 제2 도핑된 재료는 유전 칼라의 상부를 노출시키기 위하여 두번째로 리세스된다. 이 유전 칼라의 노출된 상부는 노드 유전층의 노출된 부분과 함께 제거되며, 그것에 의해 반도체 기판에 형성된 깊은 트렌티의 상부를 다시 노출시킨다. 이어, 제3 실리콘 재료가 내장 스트랩을 제공하기 위하여 제2 리세스내에 배치된다.
연속해서, 트랜지스터가 형성되는 활성 영역은 구조에 형성된 얕은 트렌치 절연(STI) 영역에 의해 구조에서 규정된다. 이 STI 영역은 활성 영역의 절연을 완성하기 위하여 산화물로 충진된다. 이 산화물 충진은 에를 들면 약 2 내지 10분동안 1000℃ 이상의 온도로 구조에 가해지는 열 사이클을 수반한다. 이 높은 열 사이클은 도핑된 다졀정 재료에 의해 제공된 내장 스트랩에서 도펀트가 트랜지스터의 드레인 영여기 형성되는 활성 영역의 일부 안으로 확산되도록 한다. 불행히도, 열 사이클은 비교적 높은 온도 및 비교적 긴 열 사이클 시간 때문에 많은 양의 확산을 초래한다. 그러므로, 과도한 확산이 초래된다. 이 과도한 확산은 게이트 형성시에 발생되는 마스크 오정렬과 함께 트랜지스터의 효과적인 동작에 대해 부적당한 게이트 체널 길이를 초래할 것이다.
제안된 한가지 기술은 셀의 STI 규정에 대한 내장 스트랩을 형성하는 것이다. 그러나, 이러한 제안된 기술에서, 내장 스트랩이 형성되는 반도체 영역은 STI 산화물로 덮혀진다. 그러므로, 마스크가 내장 스트랩이 형성되는 반도체 영역 (즉, 트렌치의 측벽에 인접한 영역)위에 배치되는 구멍을 갖는 구조체의 표면에 적용될 때, 내장 스크랩 영역이 STI 산화물에 의해 가려지기 때문에, 임계적인 마스크 정렬 단계는 내장 스크랩에 대한 정확한 위치에서 반도체 기판내로 에칭하는데 필요하다. 즉, 마스크는 트렌치 캐패시터를 제공하는데 사용되는 트렌치의 측벽과 정확하게 정렬되어야 하며 이러한 측벽은 불행히도 STI 산화물에 의해 가리워진다.
제2 영역이 커버링 재료로 덮혀진 후에 제2 영역과 정렬된 기판의 표면 아래에 배치된 반도체 기판의 제1 영역을 제공하는데 적당한 다른 예는 반도체 기판에 형성된 트렌치의 수직 측벽과 정렬된 내장된 수직 게이트 채널 영역을 가지는 전계 효과 트랜지스터의 형성이다. 반도체 기판에 형성된 다른 트랜지스터들로부터 트랜지스터를 전기적으로 절연하기 위하여 상술한 STI 기술이 사용된다. STI 형성 단계에 이어 수직 게이트 채널 영역을 형성하는 것이 바람직할 경우, STI 산화물로 반도체 기판을 덮는 것은 STI 산화물에 의해 가려지기 때문에 수직 트렌치 측벽이 에칭되는 반도체 기판의 영역을 가리우게 된다. 그러므로, 임계적으로 정렬된 마스킹 단계는 내장된 수직 측벽 및 그러므로 게이트 채널을 정확하게 형성하는 것이 요구된다.
본 발명에 따르면, 반도체 기판의 표면 아래에 배치되고 일부가 반도체 기판의 표면 아래에 배치된 제2 영역과 정렬되는 반도체 기판의 제1 영역을 형성하기 위한 방법이 제공된다. 이 방법은 반도체 기판에 제2 영역을 형성하는 단계를 포함하며, 이러한 제2 영역은 반도체 기판에 의해 제공된 측벽을 가진다. 희생 재료는 제2 영역의 측벽 부분상에 형성되며, 이러한 희생 재료는 반도체 기판의 표면 위로부터 반도체 기판의 표면 아래로 연장한다. 커버링 재료는 희생 재료의 일부를 노출시키기 위하여 커버링 재료를 통해 돌출하는 희생 재료의 일부와 함께 반도체의 표면 위에 형성된다. 커버링 재료 및 희생 재료의 노출된 부분은 커버링 재료를 남기면서 희생 재료를 선택적으로 제거하기 위하여 에칭되기 쉽다. 제거된 희생 재료는 제2 영역의 측벽 부분을 노출시킨다. 제1 영역은 제2 영역의 측벽 부분의 위치를 지시하는 마커로서 제2 영역의 노출된 부분을 이용하여 반도체 기판에 형성된다.
이러한 방법에서, 제1 영역은 리소그래피 및 이러한 리소그래피와 연관된 임게적 정렬 요건의 사용없이 커버링 재료의 형성에 이어 형성된다.
일 실시예에서, 반도체 기판의 비활성 영역위에 유전성 재료를 제공함으로써 반도체 기판에 활성 영역을 한정한 후에, 희생 재료의 선택적 제거는 트렌치 캐패시터형 DRAM 셀에 대한 내장 스트랩 영역을 노출시킨다. 재료는 이어서 내장 스트랩으로서 기능하는 내장 스크랩 영역에 제공되며, 이러한 내장 스크랩 영역은 트렌치 캐패시터 측벽에 인접한다.
다른 실시예에서, 반도체 기판의 비활성 영역위에 유전성 재료를 제공함으로써 반도체 기판에 활성 영역을 한정한 후에, 활성 영역은 제2의 다른 재료로 덮혀지며, 희생 재료의 선택적 제거는 트렌치 캐패시터의 측벽을 노출시킨다. 이 노출된 측벽 부분은 이러한 측벽의 위치를 지시하는 마커로서 기능한다. 에칭은 활성 및 비활성 영역을 덮는 다른 재료와 접촉하여 발생되며, 이러한 에칭은 선택된 간격으로 트렌치의 측벽으로부터 횡측으로 간격진 활성 영역의 아래 부분을 노출시키기 위하여 제2 재료의 일부를 선택적으로 제거한다. 노출된 활성 영역은 선택된 간격으로 측벽으로부터 횡측으로 간격진 수직면을 제공하기 위하여 이방성으로 에칭된다. 셀에 대한 전계효과 트랜지스터는 수직면을 따라 수직 게이트 채널을 가지는 활성 영역에 형성된다.
이러한 방법에서, 수직 게이트 채널은 리소그래피 및 그것과 연관된 임계 정렬 요건을 필요로하여 트렌치 캐패시터의 측벽으로부터 선택된 간격으로 형성된다.
일 실시예에 따르면, 반도체 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법이 제공되며, 이러한 셀은 내장 스트랩이나 커플링 영역을 통해 저장 캐패시터에 전기적으로 결합된 반도체 기판의 활성 영역내에 트랜지스터를 가진다. 이 방법은 반도체 기판에서 트렌치의 하부에 캐패시터에 대한 전극을 형성하는 단계를 포함한다. 희생 재료는 트렌치의 측벽 부분상에 형성되며, 이러한 희생 재료는 반도체 기판의 표면으로부터 반도체 기판의 표면 아래로 연장한다. 반도체 기판의 활성 영역은 한정되고 반도체 기판의 표면 위에 커버링 재료를 형성하는 단계를 포함하며, 희생 재료의 일부는 커버링 재료를 통해 돌출되어 노출되어진다. 커버링 재료 및 희생 재료의 노출된 부분은 커버링 재료를 남기면서 희생 재료를 선택적으로 제거하기 위하여 에칭되기 쉬우며, 이와같이 제거된 희생 재료는 기판의 표면 아래에 배치된 반도체 기판의 제1 영역을 노출시킨다. 선택된 재료는 반도체 기판의 제1 영역의 노출된 부분에 제공된다.
일 실시예에서, 활성 영역을 한정하는 단계는 적어도 2분의 주기동안 적어도 1000℃의 온도로 기판이 가열되는 단계를 포함한다.
일 실시예에 따르면, 이 방법은 활성 영역을 한정하기 전에 트렌치의 상부 위에 그리고 도전 재료 위에 보호층을 형성하는 단계; 트렌치의 상부를 다시 노출시키기 위해 활성 영역의 한정 후에 상기 보호층의 일부를 제거하는 단계; 및 트렌치의 다시 노출된 상부와 접촉하는 내장 스트랩 영역을 가지는 내장 스트랩을 형성하는 단계를 포함한다.
이러한 방법에서, 내장 스트랩이 제공되는 반도체 기판의 영역은 리소그래피 및 그것에 연관된 임계 정렬 요건의 사용없이 활성 영역 한정의 형성에 이어 형성된다.
도 1a-1l은 제조의 여러가지 단계에서 본 발명에 따라 DRAM 셀의 제조를 도시하는 개략 단면도.
도 2는 도 1a-1l에 도시된 단계에 따라 제조된 DRAM 셀의 개략 단면도.
도 3a-3n은 제조의 여러가지 단계에서 본 발명의 다른 실시예에 따라 DRAM 셀의 제조를 도시한 개략 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
3 : 셀 4 : 전계효과 트랜지스터
5 : 소오스/드레인 영역 6 : 저장 캐패시터
7 : 커플링 영역
도 1a 내지 1l에는 도 2에 도시된 동적 랜덤 액세스 메모리 셀(3)을 형성하는 방법이 도시되어 있다. 셀(3)은 내장 스트랩이나 결합 영역(7)을 통해 저장 캐패시터(6)에 전기적으로 결합된 소오스/드레인 영역(5)중 하나를 가지는 전계효과 트랜지스터(4)를 포함한다. 기술되는 바와 같이, 내장 스트랩(7)이 제공되는 반도체 기판의 영역은 리소그래피 및 그것에 연관된 임계 정렬 요건의 사용없이 STI의형성에 이어 형성된다.
특히, 도 1a에서, 반도체, 여기서는 P형 도핑된 실리콘, 기판 또는 몸체(10)는 깊은 트렌치(12)가 형성되어 있다. 트렌치(12)의 하부 주위에는 종래의 처리를 이용하여 N+도핑된 영역(19)이 형성되어 있다. 종래의 처리를 이용하여, 깊은 트렌치(12)에는 캐패시터(6)용 저장 노드((즉, 캐패시터 전극)를 제공하는 제1 및 제2 도핑된 다결정 실리콘 재료(14,16)가 형성되어 있다(도 2). 도핑된 비정질 실리콘과 같은 다른 도전 재료들이 사용될 수 있다는 것을 이해하여야 한다. 저장 노드(14,16)는 깊은 트렌치(12)의 하부를 따라 배치된 노드 유전체(18)와 트렌치(12)의 상부에 형성된 유전 칼라(20)에 의해 실리콘 기판(10)으로부터 분리되며, 유전 칼라(20)의 상부는 실리콘 기판(10)의 일부(22)를 노출시키기 위해 제거되며, 그것에 의해 도 1a에 도시된 구조를 제공한다. 특히, 리세스(24)(여기서는 50 nm 깊이)는 도핑된 다결정 실리콘 재료(16)의 상부에 형성되며 유전 칼라(20)의 노출된 부분은 도 1a에 도시된 구조를 생성하기 위하여 종래 방법으로 습식 에칭으로 제거된다 ( 상부 실리콘 지ㄹ화물층(30)과 함께 하부 실리콘 이산화물층(28)을 가지는 패드 스택(26)이 깊은 트렌치(12), 노드 유전체(18), 유전 칼라(20), 및 저장 노드(14)의 형성 전에 제공된다는 것을 인지한다.).
이어서, 도 1b를 참조하면, 리세스(24)의 측벽 부분(22)(도 1a)은 희생 재료로 정렬되어 있으며, 이러한 희생 재료는 (1) 5nm의 두께를 가지는 도 1a에 도시된 구조체 위에 배치된 실리콘 질화물의 보호층(32); 및 (2) 실리콘 질화물층(32)의 표면 위에 배치된 다결정 실리콘(34)의 박층을 포함한다. 여기서, 다결정 실리콘(32)은 소정 두께(여기서는 30-40 nm)를 가지는 다결정 또는 비정질 실리콘이다. 여기서, 이 예에서, 다결정 실리콘층(34)의 수평으로 배치된 부분과 실리콘 질화물층(32)의 수평으로 배치된 노출 부분을 제거하기 위하여 이방성 실리콘 반응성 이온 에칭(RIE)이 사용된다. 도 1c에서, 다결정 실리콘층(34)의 수직으로 배치된 부분(즉, 수직부(34'))가 남아있다는 것을 주지한다. 즉, 도 1c에 도시된 바와 같이, 이 구조체는 다결정 실리콘 재료(34)의 수직 영역(34')과 실리콘 질화물층(32')의 수직부를 남기면서 리세스(24)(도1b)의 하부 표면(즉, 하부)상에 남아있는 다결정 실리콘(34)의 수평 표면부(35)(도 1b)를 제거하기 위해 반응성 이온 에칭(RIE) 되기 쉽다.
이어, DRAM 셀용 전계효과 트랜지스터가 형성되는 활성 영역이 한정된다. 특히, 포토레지스트층(40)은 도1c에 도시된 구조체의 표면 위에 배치되고 STI가 형성되는 영역 위에 창(42)으로 종래 리소그래프를 이용하여 패턴화된다(즉, 패턴화된 마스크는 활성 영역을 덮는다). 포토레지스트층(42)에서 창(42)에 의해 노출된 구조체 부분은 STI 영역(43)을 형성하기 위하여 에칭된다(도 1b). 먼저 열적으로 성장된 실리콘 산화물의 박층은 트렌치 영역(43)의 실리콘 벽 부분 위로 성장된다. 이러한 실리콘 산화물은 구조체가 높은 열 사이클로 되도록 함으로써 성장된다. 예를 들면, 구조체는 5 내지 10분 동안 1000℃ 이상의 온도로 되기 쉽다. 희생 재료의 일부(즉, 다결정 실리콘(34') 및 패턴화된 마스크(40)에 의해 덮혀진 실리콘 질화물 보호층(32))은 STI 영역(43)의 형성(도 1e)동안 그리고 유전 재료(48)의 형성(도 1f) 동안에 저장 노드(14,16)의 일부 위에 배치되어 남는다. 그러므로, 유전 재료(48)의 형성시에 사용되는 열 사이클 동안, 다결정 실리콘(34') 및 실리콘 질화물 보호층(32)의 부분들은 캐패시터(6)의 저장 노드를 제공하는 도핑된 다결정 재료(14,16) 위에 배치된다(도 2). 그러므로, 저장 노드를 제공하는 트렌치 내의 도전 재료는 높은 열 사이클 동안 실리콘 기판과 접촉하지 않는다. 이 얇은 실리콘 산화물층을 열적으로 성장한 후에, 유전 재료(48)(여기서는 TEOS)는 xmfpscl(43) 위에 형성되어, 도 1f에 도시된 구조체를 형성하기 위하여 종래 기술을 이용하여 STI 트렌치(43)(도 1e)를 채운다.
도 1g를 참조하면, 도 1f에 도시된 구조체의 상부면은 TEOS(48)의 상부를 화학 기계적 처리(CMP)로 제거함으로써 평탄화된다. 그러나, 희생 재료(즉, 실리콘 질화물 라이너(32) 및 다결정 실리콘(34'))의 상부는 TEOS의 나머지 부분을 통해 돌출한다는 것을 주지한다. 즉, 희생 재료(즉, 실리콘 질화물 라이너(32) 및 다결정 실리콘(34'))는 도 1g에 도시된 바와 같이 노출된다.
이어, 도 1h를 참조하면, 도 1g에 도시된 구조체의 상부면은 희생 재료(즉, 실리콘 질화물 라이너(32) 및 다결정 실리콘(34'))를 선택적으로 노출시키는 에칭 처리 되기 쉽다. 여기서, 이러한 에칭 공정은 희생 재료의 다결정 실리콘(34')의 노출된 부분을 제거하기 위하여 화학적 다운스트림 에칭(CDE)을 이용한다. 희생 재료의 노출된 실리콘 질화물(32) 부분은 반응성 이온 에칭이나 습식 에칭(예를 들면, 핫 인산)을 이용하여 제거되며, 그것에 의해 트렌치(12)(도 1a)의 상부에서 소정 부피의 디보트(divot)(44)(도 1h)를 형성하며, 이러한 디보트(44)는 깊은 트렌치(12)의 실리콘 측벽부분(22)(도 1a 및 1h)과 정렬(여기서는 인접)된다.
도 1l을 참조하면, 예를 들어 도핑되거나 도핑되지 않은 비정질 또는 다결정 실리콘의 층(50)이 도 1h에 도시된 구조체의 표면위에 배치된다. 층(50)은 도 1i에 도시된 바와 같이 디보트(44)(도 1h)를 채우기 위하여 선택된 소정 두께로 배치된다. 구조체의 표면은 화학 기계적 처리나 반응성 이온 에칭(RIE)을 이용하여 평탄화되며, 재료(50)는 도 1j에 도시된 바와 같이 패드 질화물층(50)의 표면 아래에 배치된 갭(52)이나 리세스를 형성하기 위하여 RIE를 사용하여 에칭된다. 이어, 도 1k를 참조하면, 실리콘 옥시질화물층(60)은 도 1j에 도시된 구조체의 표면위로 30nm의 두께로 증착된다. 이러한 층(60)의 일부는 도 1k에 도시된 바와 같이 갭(52)을 충진한다(도 1j). 이어 표면은 과도한 옥시질화물층(60)을 에칭함으로써 도 1l에 도시된 바와 같이 평탄화된다. 패드 층(26)은 핫 인산을 이용하여 벗겨지며 그것에 의해 도 1l에 도시된 구조체가 생성된다. 구조체는 도 2에 도시된 DRAM 셀(3)을 형성하기 위하여 종래 방법으로 처리된다.
그러므로, 희생 재료(즉, 실리콘 질화물 라이너(32) 및 다결정 실리콘(34')(도 1g))는 기판에서 활성 영역의 STI 한정 전에 반도체 기판의 표면 아래에 트렌치(12)의 측벽 부분상에 형성된다. 트랜지스터에 대한 활성 영역은 STI를 이용하여 한정되며 어떤 영역을 갖는 반도체 기판의 표면 위로 유전 커버링 재료(예를 들면, 산화물이나 TEOS(48), 도 1f)를 형성하는 단계를 포함한다. 더욱이, 희생 재료(즉, 실리콘 질화물 라이너(32) 및 다결정 실리콘(34')(도 1g))는 반도체 기판의 표면으로부터 기판 아래로 연장하고 커버링 재료(48)(도 1g)를 통해 돌출하여 노출되어진다. 커버링 재료(48) 및 희생 재료(즉, 실리콘 질화물 라이너(32) 및 다결정 실리콘(34'))의 노출된 부분은 커버링 재료(48)(도 1h)를 남기면서 희생 재료(32,34')를 선택적으로 제거하기 위해 에칭되며, 이와같이 제거된 희생 재료는 내장 스트랩(7)이 형성되는 기판의 표면 아래 배치된 반도체 기판의 영역(44)을 노출시킨다. 선택된 재료(여기서는 도핑되거나 도핑되지 않은 다결정 또는 비정질 실리콘(50)(도 1j))는 내장 스트랩이 형성된 반도체 기판의 노출된 부분(즉, 디보트(44))에 제공된다. 그러므로, 희생 재료(32,34')(도 1g)는 트렌치의 측벽과 소정의 정렬된 마커 또는 스페이서를 제공한다. 이 마커 또는 스페이서는 STI 공정 후에 유지된다. 그러므로 STI 공정 후에, 노출된 희생 재료(32,34')는 내장 스트랩이 형성되는 반도체 기판에서 내장된 영역을 노출시키기 위해 선택적으로 제거된다. 그러므로, 내장 스트랩(7)이 형성될 수 있는 반도체 기판의 영역은 리소그래피 및 이러한 리소그래피에 연관된 임계 정렬 요건의 사용없이 STI의 형성에 이어 형성될 것이다.
도핑되지 않은 다결정 또는 비정질 실리콘 재료(50)가 사용될 경우, 전계효과 트랜지스터용 게이트 산화물의 형성동안 저장 노드의 도펀트는 도핑되지 않은 재료로 확산되어 도전성 내장 스트랩을 제공하게 된다.
도 3a 내지 3n을 참조하면, 도 3n에 도시된 바와 같이 내장 스트랩을 통해 트렌치 캐패시터에 결합된 소오스/드레인 영역과 반도체 기판내에 매립된 수직 게이트 채널을 구비한 전계효과 트랜지스터를 가지는 DRAM 셀을 형성하는 방법이 도시되어 있다.
그러므로, 도 3a를 참조하면, 반도체(여기서 P형 도핑된 실리콘) 기판(100)은 깊은 트렌치(102)가 형성되어 있다. 트렌치(12)의 하부 주위에는 종래 처리를 이용하여 N+도핑된 영역(104)이 형성된다. 깊은 트렌치(102)에는 종래 처리를 이용하여 DRAM 셀의 캐패시터용 저장 노드(즉, 캐패시터 전극)를 제공하기 위하여 도핑된 다결정 또는 비정질 실리콘 재료와 같은 도전 재료(106)가 형성된다. 저장 노드(106)는 깊은 트렌치(102)의 하부를 따라 배치된 노드 유전체(108)와 트렌치(12)의 상부에 형성된 유전 칼라(110)에 의해 실리콘 기판(100)으로부터 분리된다. 도전 재료(106)의 상부(112a)는 DRAM 셀용 내장된 칼라를 제공할 것이다. 2000-3000A 두께의 상부 실리콘 질화물층(128)과 50A 두께의 하부 실리콘 이산화물층(126)을 가지는 패드 스택(122)은 깊은 트렌치(102), 노드 유전체(108), 유전 칼라(110) 및 저장 노드(106)의 형성전에 어떤 종래의 방법으로 제공된다는 것을 주지한다.
도 3b를 참조하면, 실리콘 질화물층(128)은 도 3a에 도시된 구조체의 표면 위에 배치되며, 이러한 층(128)은 3 내지 5 nm의 두께를 가진다. 이어, 다결정 실리콘층(130)이 실리콘 질화물층(128) 위에 배치되며, 이 층(128)은 40 nm 두께를 가진다. 다음에 명백한 바와 같이, 실리콘 질화물층(128)과 다결정 실리콘층(130)은 도 3c-3f와 관련하여 기술되는 STI를 이용하여 활성 영역의 한정에 이어 처리디는 희생 재료를 제공한다.
도 3c를 참조하면, 포토레지스트층(132)은 도 3b에 도시된 구조체의 표면 위에 배치되며, 셀의 트랜지스터가 형성되는 활성 영역을 덮기 위하여 도 3c에 도시된 바와 같이 패턴화된다. 즉, 창(134)은 활성 영역을 한정하는데 사용되는 비활성 절연 영역 위에 형성된다. 얕은 트렌치(136)는 도 3d에 도시된 구조체를 생성하기 위하여 종래 에칭 기술을 이용하여 기판(10)에 형성된다. 트렌치는 종래 처리를 이용하여 유전 재료(138)(여기서는 TEOS)로 채워지며 그것에 의해 도 3e에 도시된 구조체를 생성하게 된다. 도 3f에 도시된 구조체의 표면은 도 1f 및 1g와 관련하여 상기한 처리를 이용하여 평탄화되며 그것에 의해 도 3f에 도시된 구조체를 생성하게 된다. 희생 재료(즉, 실리콘 질화물층(128) 및 다결정 실리콘층(130))의 상부는 도시한 바와 같이 노출되어 유전 재료(138)를 통해 돌출한다. 더욱이, 희생 재료는 트렌치(100)(도 3a 및 3b)의 측벽의 일부상에 배치되었다는 것을 다시 주지한다.
도 3g를 참조하면, 다결정 실리콘층(130)(도 3f)의 노출된 부분은 도 1h와 관련하여 상기한 방법으로 선택적으로 제거되며 그것에 의해 도 3g에 도시된 구조체를 생성하게 되며, 제거된 다결정 실리콘 재료(130)는 구조체의 상부면에서 갭(140)을 남기게 된다. 이 갭(140)은 층(150)의 두께가 산화물층(126)의 표면 전반에 걸쳐 균일하다는 것을 보장한다. 이어서, 실리콘 질화물층의 노출된 부분은 도 3h에 도시된 구조체를 생성하기 위하여 이방성 습식 에칭(여기서는 핫 인산)을 이용하여 에칭된다. 에칭은 실리콘 질화물에 선택적이며 실리콘이나 실ㄹ콘 이산화물을 상당히 에칭하지는 않는다. 에칭은 갭(140)(도 3g 및 3h)에 들어가서 간격 X(기술적으로 X는 실리콘 질화물층(128)의 두께를 3-5nm 마이너스이다)만큼 패드 질화물을 가로로 리세스한다. 어떤 경우에는, 패드 질화물(134)의 벽(142)은 트렌치(102)의 측벽(144)으로부터 소정 간격을 이루고 있다. 스트랩의 높이는 약 400nm라는 것을 주지한다.
도 3i를 참조하면, 구조체의 표면은 예를 들면 25nm의 소정 두께를 가지는 유전층(150)(여기서 실리콘 이산화물 또는 실리콘 옥시질화물)로 코팅된다. 층(150)의 배치는 적당하며 패드 질화물 에치 백으로부터 도 3h에 도시된 구조체에 형성된 리세스(152)를 채우지 않는다.
도 3j를 참조하면, 층(150)에 사용되는 재료(여기서는 실리콘 이산화물 또는 실리콘 옥시질화물)에 선택적인 이방성 또는 습식 에칭 공정을 이용하여, 층(150)의 상부가 제거되어 도 3j에 도시된 구조체를 생성하게 된다.
이어서, 실리콘 유전층의 노출된 부분은 불화수소산 습식 에칭을 이용하여 제거되며, 이러한 공정은 STI에 사용되는 유전 재료의 상부를 제거하고, 그러므로 실리콘 기판(100)의 일부(160)(도 3j)가 노출된다. RIE는 실리콘의 노출된 부분(160)(도 3j)을 선택적으로 제거하는데 사용된다. RIE는 실리콘 질화물이나 실리콘 이산화물(TEOS)를 에칭하지 않으며 이러한 재료는 기판(100)의 상부면(162)으로부터 폭 X를 가지는 실리콘을 소정 깊이 D로 리세스하기 위해 RIE 마스크를 제공한다. 즉, 시간 제어된 RIE 에칭은 기판(100)의 상부면(162)으로부터 소정 깊이 D로 실리콘의 표면(164)을 리세스하기 위해 사용된다. 다른 방법으로는, 한 단계가 수직벽(166)을 가지는 실리콘 기판(100)에 형성되며, 이러한 벽(166)은 높이 D를 가지며 원하는 간격 X만큼 트렌치의 측벽(144)으로부터 간격져 있다. 도시되는 바와 같이, 수직벽(166)은 DRAM 셀의 전계효과 트랜지스터에 대한 게이트 채널을 제공한다. 이러한 수직벽(166)은 리소그래피 및 그것에 요구되는 임계 정렬없이 STI에 연속하여 형성된다는 것을 주지한다.
도 3k 및 3l을 참조하면, 실리콘 질화물층(124)은 핫 인산을 사용하여 선택적으로 제거되며 실리콘 이산화물층(126)은 에칭을 포함하는 불화수소산을 이용하여 제거되며 그것에 의해 도 3l에 도시된 구조체가 형성된다.
도 3m을 참조하면, 실리콘 기판(100)의 노출된 표면(162)은 종래의 게이트 산화물(128)을 형성하기 위하여 산화된다. 도핑된 다결정 실리콘층(180)은 도 3m에 도시된 구조체를 형성하기 위하여 구조체의 표면 위에 배치된다. 구조체는 전계효과 트랜지스터에 대하여 게이트 전극(200)과 소오스 및 드레인 영역(202,204)을 생성하기 위하여 어떤 종래 방법으로 처리된다. 그 결과의 DRAM 셀이 도 3n에 도시되어 있으며, 이러한 트랜지스터는 커플링, 즉 내장 스트랩 영역을 통해 트렌치 캐패시터에 전기적으로 결합된다.
다른 실시예는 첨부된 청구범위의 정신 및 범위내에 포함된다.
본원 발명에 따르면, 내장 스트랩이 제공되는 반도체 기판의 영역은 리소그래피 및 그것에 연관된 임계 정렬 요건의 사용없이 활성 영역 한정의 형성에 이어 형성될 수 있다는 효과가 있다.
Claims (40)
- 반도체 기판에 측벽을 형성하는 단계를 포함하는데, 상기 측벽은 상기 기판의 표면 아래로 연장하며;상기 측벽상에 희생 재료를 형성하는 단계;상기 기판의 표면 위로 커버링 재료를 형성하는 단계를 포함하는데, 상기 희생 재료의 일부는 상기 커버링 재료를 통해 돌출하며; 및반도체 몸체의 표면 아래에 배치된 반도체 몸체 영역을 노출시키기 위하여 상기 커버링 재료를 남기면서 상기 희생 재료를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 기판내에 트렌치를 형성하는 단계를 포함하는데, 상기 반도체 기판내에 배치된 트렌치의 측벽은 반도체 기판에 의해 제공되며;상기 트렌치의 측벽상에 희생 재료를 형성하는 단계를 포함하는데, 상기 희생 재료는 상기 반도체 기판의 표면으로부터 상기 반도체 기판의 표면 아래로 연장하며;상기 반도체 기판의 표면 위로 커버링 재료를 형성하는 단계를 포함하는데, 상기 희생 재료의 일부는 상기 커버링 재료를 통해 돌출하여 노출되며; 및상기 커버링 재료를 남기면서 상기 희생 재료를 선택적으로 제거하기 위하여 상기 커버링 재료 및 상기 희생 재료의 노출된 부분을 에칭시키는 단계를 포함하며, 상기 제거된 희생 재료는 제2 영역의 측벽 부분을 노출시키는 것을 특징으로 하는 방법.
- 제 2항에 있어서,상기 반도체 기판의 비활성 영역 위로 커버링 재료로서 유전재료를 제공하는 것을 포함하는 반도체 기판의 선택된 부분에 활성 영역을 한정하는 단계를 더 포함하는데, 상기 활성 영역은 제2의 상이한 재료로 덮혀지며, 상기 희생 재료의 선택적 제거는 상기 측벽의 위치를 지시하는 마커로서 작용하며;상기 활성 및 비활성 영역을 덮는 상이한 재료와 에칭 접촉하는 더 단계를 포함하는데, 상기 에칭은 내장 스트랩을 노출시키도록 트렌치의 측벽에 인접한 활성 영역의 하부를 노출시키기 위해 상기 제2 재료의 일부를 선택적으로 제거하며; 및상기 노출된 내장 스트랩을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 2항에 있어서,상기 반도체 기판의 비활성 영역 위로 상기 커버링 재료를 제공하는 것을 포함하는 상기 기판의 선택된 부분에 활성 영역을 한정하는 단계를 더 포함하는데, 상기 활성 영역은 제2의 상이한 재료로 덮혀지며, 상기 희생 재료의 선택적 제거는 트렌치의 측벽을 노출시키며, 상기 노출된 측벽 부분은 상기 측벽의 위치를 지시하는 마커로서 작용하며;상기 활성 및 비활성 영역을 덮는 상이한 재료와 에칭 접촉하는 단계를 더 포함하는데, 상기 에칭은 선택된 간격으로 트렌치의 측벽으로부터 횡측으로 간격진 활성 영역의 하부를 노출시키기 위하여 제2 재료의 일부를 선택적으로 제거하며;선택된 간격으로 상기 측벽으로부터 횡측으로 간격진 수직면을 제공하기 위하여 상기 노출된 활성 영역을 ㅇ방성으로 에칭하는 단계; 및수직벽을 따라 게이트 채널을 가지는 활성 영역에서 전게효과 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제2 영역과 정렬된 반도체 기판의 표면 아래에 배치된 반도체 기판의 제1 영역을 형성하는 방법으로서, 상기 제2 영역은 그 일부가 반도체 기판의 표면 아래에 배치되어 있는 반도체 기판 영역 형성 방법에 있어서,반도체 기판에 의해 제공되는 측벽을 가지는 제2 영역을 반도체 기판에 형성하는 단계;상기 제2 영역의 측벽 부분상에 희생 재료를 형성하는 단계를 더 포함하는데, 상기 희생 재료는 상기 반도체 기판의 표면으로부터 표면 아래로 연장하며;상기 반도체 기판의 표면 위로 커버링 재료를 형성하는 단계를 더 포함하는데, 상기 희생 재료의 일부는 상기 커버링 재료를 통해 돌출하여 노출되며;상기 커버링 재료를 남기면서 상기 측벽 부분으로부터 상기 희생 재료를 선택적으로 제거하기 위하여 상기 커버링 재료와 상기 희생 재료의 노출된 부분을 에칭하는 단계를 더 포함하는데, 상기 제거된 희생 재료는 상기 제2 영역의 측벽 부분을 노출시키며; 및상기 제2 영역의 측벽의 위치를 지시하는 마커로서 상기 제2 영역의 노출된 부분을 이용하여 반도체 기판에 제1 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제2 영역과 정렬되고 반도체 기판의 표면 아래에 배치된 제1영역에서 선택된 재료를 제공하기 위한 방법으로서, 상기 제2 영역은 그 일부가 반도체 기판의 표면 아래에 배치되어 있는 선택된 재료를 제공하는 방법에 있어서,반도체 기판에 제2 영역을 형성하는 단계를 포함하는데, 상기 제2 영역은 반도체 기판에 의해 제공된 측벽을 가지며;상기 제2 영역의 측벽 부분상에 희생 재료를 형성하는 단계를 포함하는데, 상기 희생 재료는 반도체 기판의 표면으로부터 반도체 기판의 표면 아래로 연장하며;상기 반도체 기판의 표면 위로 커버링 재료를 형성하는 단계를 포함하는데, 상기 희생 재료의 일부는 상기 커버링 재료를 통해 돌출하여 노출되며;상기 커버링 재료를 남기면서 상기 희생 재료를 선택적으로 제거하기 위하여 상기 커버링 재료 및 상기 희생 재료의 노출된 부분을 에칭하는 단계를 포함하는데, 상기 제거된 희생 재료는 반도체 기판의 표면 아래에 배치된 반도체 기판의 제 1영역을 노출시키며; 및상기 반도체 기판의 노출된 부분에 선택된 재료를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 기판의 표면 아래에 반도체 기판에 배치된 트렌치의 측벽 부분과 접촉하는 상기 기판의 표면 아래에 배치된 반도체 기판의 제1 영역에 선택된 재료를 제공하기 위한 방법에 있어서,상기 반도체 기판에 의헤 제공되는 트렌치의 측벽 부분을 가지는 트렌치를 반도체 기판내에 형성하는 단계;상기 트렌치의 측벽 부분상에 희생 재료를 형성하는 단계를 포함하는데, 상기 희생 재료는 반도체 기판의 표면으로부터 반도체 기판의 표면 아래로 연장하며;상기 반도체 기판의 표면 위로 커버링 재료를 형성하는 단계를 포함하는데, 상기 희생 재료의 일부는 상기 커버링 재료를 통해 돌출하여 노출되며;상기 커버링 재료를 남기면서 상기 희생 재료를 선택적으로 제거하기 위하여 상기 커버링 재료 및 상기 희생 재료의 노출된 부분을 에칭하는 단계를 포함하는데, 상기 제거된 희생 재료는 상기 반도체 기판의 표면 아래에 배치된 반도체 기판의 제1 영역을 노출시키며; 및상기 반도체 기판의 노출된 부분에 선택된 재료를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법으로서, 상기 셀은 커플링 영역을 통해 저장 캐패시터에 전기적으로 결합된 반도체 기판의 활성 영역에 트랜지스터를 가지는 동적 랜덤 액세스 메모리 셀 형성 방법에 있어서,상기 반도체 기판내의 트렌치의 하부에 캐패시터용 전극을 형성하는 단계;상기 트렌치의 측벽 부분상에 희생 재료를 형성하는 단계를 포함하는데, 상기 희생 재료는 상기 반도체 기판의 표면으로부터 상기 반도체 기판의 표면 아래로 연장하며;상기 반도체 기판의 표면 위로 커버링 재료를 형성하는 것을 포함하는 트랜지스터에 대한 활성 영역을 한정하는 단계를 포함하는데, 상기 희생 재료의 일부는 상기 커버링 재료를 통해 돌출하여 노출되며;상기 커버링 재료를 남기면서 상기 희생 재료를 선택적으로 제거하기 위하여 상기 희생 재료의 노출된 부분과 상기 커버링 재료를 에칭하는 단계를 포함하는데, 상기 제거된 희생 재료는 상기 반도체 기판의 표면 아래에 배치된 반도체 기판의 제1 영역을 노출시키며; 및상기 반도체 기판의 노출된 부분에 선택된 재료를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8항에 있어서, 상기 활성 영역을 한정하는 단계는 상기 기판이 적어도 1000℃의 온도로 되도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 9항에 있어서, 상기 활성 영역을 한정하는 단계는 적어도 2분 동안 상기 기판이 상기 온도로 되도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8항에 있어서,상기 활성 영역을 한정하기 전에 상기 트렌치의 상부 위로 그리고 상기 도전 재료 위로 보호층을 형성하는 단계;상기 트렌치의 상부를 다시 노출시키기 위하여 상기 활성 영역의 한정 후에 상기 보호층의 일부를 제거하는 단계; 및상기 재노출된 트렌치의 상부와 접촉하는 커플링 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 상기 활성 영역의 한정 전에 상기 보호층 위로 희생 재료를 형성하는 단계를 포함하며,상기 활성 영역 한정 단계는, 상기 기판의 표면에 얕은 트렌치를 형성하는 단계를 포함하며, 상기 얕은 트렌치는 캐패시터의 일부분 위에 형성되며, 상기 희생 재료는 캐패시터의 다른 부분 위에 배치되며,상기 활성 영역 한정 후에, 상기 내장 스트랩 형성은 디보트를 제공하기 위하여 상기 희생 재료를 제거하는 단계; 및 상기 디보트에 상기 내장 스트랩을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법으로서,상기 셀은 커플링 영역을 통해 저장 캐패시터에 전기적으로 결합된 전계효과 트랜지스터의 소오스/드레인 영역을 가지는 동적 랜덤 액세스 메모리 셀 제조 방법에 있어서,상기 반도체 기판의 트렌치의 하부에 캐패시터용 전극을 형성하는 단계;상기 트렌치의 제1 상부의 측벽과 상기 희생 재료에 인접한 트렌치의 제2 상부의 제2 재료 위로 소정 두께를 가지는 희생 재료를 형성하는 단계;상기 트렌치의 측벽과 정렬된 트렌치의 상부에 소정 부피의 디보트를 형성하기 위하여 상기 희생 재료를 선택적으로 제거하는 단계;커플링 영역을 제공하기 위하여 제3 재료로 상기 디보트를 채우는 단계 ; 및상기 커플링 영역을 통해 도핑된 실리콘내의 도펀트를 상기 전계효과 트랜지스터의 소오스/드레인 영역으로 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 실리콘 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법으로서, 상기 셀은 커플링 영역을 통하여 저장 캐패시터에 전기적으로 결합된 전계 효과 트랜지스터의 소오스/드레인 영역을 가지는, 동적 랜덤 액세스 메모리 셀 형성 방법에 있어서,상기 실리콘 기판내의 트렌치의 하부에 캐패시터용의 도핑된 실리콘 재료 전극을 형성하는 단계;트렌치의 상부의 측벽을 보호층과 정렬시키는 단계;상기 트렌치의 제1 상부의 정렬된 측벽과 희생재료에 인접한 트렌치의 제2 상부의 제2 재료 위에 소정 두께를 가지는 희생 재료를 형성하는 단계;상기 실리콘 기판에 셀에 대한 절연 트렌치를 형성하는 단계;절연 트렌치에 측벽을 산화시키는 단계;상기 절연 트렌치에 유전 재료를 채우는 단계;상기 트렌치의 측벽과 정렬된 트렌치의 상부에 소정 부피의 디보트를 형성하기 위하여 상기 희생 재료를 선택적으로 제거하는 단계;상기 도핑된 실리콘 재료를 노출시키기 위하여 상기 보호층을 선택적으로 제거하는 단계;커플링 영역을 제공하기 위하여 상기 디보트를 실리콘으로 채우는 단계; 및상기 실리콘 커플링 영역을 통해 상기 도핑된 실리콘 재료의 도펀트를 상기 전계효과 트랜지스터의 소오스/드레인 영역으로 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 14항에 있어서, 상기 보호층은 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 15항에 있어서, 상기 희생층은 실리콘인 것을 특징으로 하는 방법.
- 제 16항에 있어서, 상기 유전 재료는 실리콘 이산화물을 포함하는 것을 특징으로 하는 방법.
- 제 14항에 있어서, 상기 실리콘 기판에 트렌치의 형성 전에 상기 기판 위로 패드층을 형성하는 단계를 더 포함하며, 상기 절연 트렌치를 유전 재료로 채우는 단계는 상기 트렌치를 채우는 부분을 가지는 패드층위로 유전 재료를 배치시키고 트렌치 위로 연장시키는 단계; 및 상기 배치된 유전 재료를 상기 패드층의 표면으로 평탄화하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 18항에 있어서, 상기 보호층은 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 19항에 있어서, 상기 희생층은 실리콘인 것을 특징으로 하는 방법.
- 제 20항에 있어서, 상기 유전 재료는 실리콘 이산화물을 포함하는 것을 특징으로 하는 방법.
- 실리콘 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법으로서, 상기 셀은 커플링 영역을 통하여 저장 캐패시터에 전기적으로 결합된 전계 효과 트랜지스터의 소오스/드레인 영역을 가지는 동적 랜덤 액세스 메모리 셀 형성 방법에 있어서,상기 실리콘 기판내의 트렌치의 하부에 캐패시터용의 도핑된 실리콘 재료 전극을 형성하는 단계;상기 실리콘 기판에 셀용 절연 트렌치를 형성하는 단계;절연 트렌치에 측벽을 산화시키는 단계;절연 트렌치를 유전 재료로 채우는 단계;커플링 영역을 연속적으로 형성하는 단계; 및상기 실리콘 커플링 영역을 통해 상기 도핑된 실리콘 재료의 도펀트를 전계효과 트랜지스터의 소오스/드레인 영역으로 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 22항에 있어서, 상기 트렌치의 상부의 측벽을 보호층과 정렬시키는 단계는,상기 트렌치의 제1 상부의 정렬된 측벽과 상기 희생 재료의 인접한 트렌치의 제2 상부의 제2 재료 위로 소정 두께를 가지는 희생 재료를 형성하는 단계;상기 실리콘 기판에 셀용 절연 트렌치를 형성하는 단계;절연 트렌치에 측벽을 산화시키는 단계;절연 트렌치를 유전 재료로 채우는 단계;상기 트렌치의 측벽과 정렬된 트렌치의 상부에 소정 부피의 디보트를 형성하기 위하여 상기 희생 재료를 선택적으로 제거하는 단계;상기 도핑된 실리콘 재료를 노출시키기 위하여 상기 보호층을 선택적으로 제거하는 단계; 및커플링 영역을 제공하기 위하여 상기 디보트를 실리콘으로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 23항에 있어서, 상기 보호층은 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 24항에 있어서, 상기 희생층은 실리콘인 것을 특징으로 하는 방법.
- 제 25항에 있어서, 상기 유전 재료는 실리콘 이산화물을 포함하는 것을 특징으로 하는 방법.
- 제 22항에 있어서, 상기 실리콘 기판에 트렌치를 형성하기 전에 상기 기판 위로 패드층을 형성하는 단계를 더 포함하며, 상기 절연 트렌치를 유전재료로 채우는 단계는 상기 트렌치를 채우는 일부를 가진느 패드층 위로 유전재료를 배치시키고 상기 트렌치 위로 연장하는 단계; 및 상기 배치된 유전재료를 상기 패드층의 표면으로 평탄화하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 27항에 있어서, 상기 보호층은 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 28항에 있어서, 상기 희생층은 실리콘인 것을 특징으로 하는 방법.
- 제 29항에 있어서, 상기 유전 재료는 실리콘 이산화물인 것을 특징으로 하는 방법.
- 실리콘 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법으로서, 상기 셀은 커플링 영역을 통해 저장 캐패시터에 전기적으로 결합된 전계효과 트랜지스터의 소오스/드레인 영역을 가지는 동적 랜덤 액세스 메모리 셀 형성 방법에 있어서,실리콘 기판의 트랜치의 하부에 캐패시터용의 도핑된 실리콘 재료 전극을 형성하는 단계;상기 트렌치의 상부의 측벽을 보호층과 정렬시키는 단계;상기 트렌치의 제1 상부의 정렬된 측벽과 상기 희생재료에 인접한 트렌치의 제2 상부의 제2 재료 위로 소정 두께를 가지는 희생 재료를 형성하는 단계;상기 실리콘 기판에 셀용 절연 트렌치를 형성하는 단계;상기 측벽을 상기 절연 트렌치에 산화시키는 단계;상기 절연 트렌치를 유전 재료로 채우는 단계;상기 트렌치의 측벽과 정렬된 트렌치의 상부에 소정 부피의 디보트를 형성하기 위하여 상기 희생재료를 선택적으로 제거시키는 단계;상기 도핑된 실리콘 재료를 노출시키기 위하여 보호층을 선택적으로 제거시키는 단계;커플링 영역을 제공하기 위하여 상기 디보트를 실리콘으로 채우는 단계;디보트 충진 실리콘에서 디보트를 제공하기 위하여 디보트 충진 실리콘의 상부를 다시 에칭하는 단계; 및디보트 충진 실리콘을 제2 유전 재료로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 31항에 있어서,상기 제2 유전 재료의 상부를 제거하고 상기 실리콘 기판의 상부를 노출시키는 단계;상기 실리콘의 노출된 표면 위로 게이트 산화물을 성장시키는 단계; 및상기 게이트 산화물 위로 전계 효과 트랜지스터용 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 32항에 있어서, 상기 보호층은 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 33항에 있어서, 상기 희생층은 실리콘인 것을 특징으로 하는 방법.
- 제 34항에 있어서, 상기 제1 유전재료는 실리콘 이산화물을 포함하는 것을 특징으로 하는 방법.
- 제 34항에 있어서, 상기 제2 유전 재료는 실리콘 옥시질화물인 것을 특징으로 하는 방법.
- 실리콘 기판에 동적 랜덤 액세스 메모리 셀을 형성하는 방법으로서, 상기 셀은 커플링 영역을 통해 저장 캐패시터에 전기적으로 결합된 전계 효과 트랜지스터의 소오스/드레인 영역을 가지는 동적 랜덤 액세스 메모리 셀 형성 방법에 있어서,상기 실리콘 기판내의 트렌치의 하부에 캐패시터용의 도핑된 실리콘 재료 전극을 형성하는 단계를 포함하는데, 상기 도핑된 실리콘 재료의 일부는 커플링 영역을 제공하기 위하여 실리콘 트렌치 측벽과 접촉하며;상기 트렌치의 상부의 측벽을 보호층과 정렬시키는 단계;상기 트렌치의 제1 상부의 정렬된 측벽과 상기 희생재료에 인접한 트렌치의 제2 상부의 제2 재료 위로 소정 두께를 가지는 희생 재료를 형성하는 단계;상기 실리콘 기판에 셀용절연 트렌치를 형성하는 단계;상기 보호층을 노출시키기 위해 상기 트렌치의 측벽과 정렬된 트렌치의 상부에 소정 부피의 디보트를 형성하기 위하여 상기 희생재료를 선택적으로 제거하는 단계;상기 도핑된 실리콘 재료 및 상기 커플링 영역 위의 트렌치의 실리콘 측벽의 상부를 노출시키기 위하여 상기 보호층을 선택적으로 제거하는 단계;상기 커플링 영역 위의 트렌치의 실리콘 측벽의 상부를 따라 재료를 제공하기 위하여 비-실리콘 재료로 상기 디보트를 채우는 단계;상기 비-실리콘 재료에 인접한 실리콘의 상부를 선택적으로 에칭 백하는 단계; 및상기 게이트 산화물 위로 전계 효과 트랜지스터용 게이트 전극을 형성하는 단계를 포함하며, 상기 트랜지스터는 선택적으로 에칭된 실리콘의 측벽을 따라 게이트 채널을 가지는 것을 특징으로 하는 방법.
- 제 37항에 있어서, 상기 보호층은 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 38항에 있어서, 상기 희생층은 실리콘인 것을 특징으로 하는 방법.
- 제 39항에 있어서, 상기 비-실리콘 재료는 옥시질화물인 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/252,372 US6331459B1 (en) | 1999-02-18 | 1999-02-18 | Use of dummy poly spacers and divot fill techniques for DT-aligned processing after STI formation for advanced deep trench capacitor DRAM |
| US09/252,372 | 1999-02-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000058096A true KR20000058096A (ko) | 2000-09-25 |
Family
ID=22955742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000007767A KR20000058096A (ko) | 1999-02-18 | 2000-02-18 | 동적 랜덤 액세스 메모리 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6331459B1 (ko) |
| EP (1) | EP1030362A2 (ko) |
| JP (1) | JP2000243934A (ko) |
| KR (1) | KR20000058096A (ko) |
| CN (1) | CN1158701C (ko) |
| TW (1) | TW495924B (ko) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW452970B (en) * | 1999-10-19 | 2001-09-01 | Mosel Vitelic Inc | Structure and fabrication process of semiconductor trench-type capacitor |
| TW469635B (en) * | 2000-05-16 | 2001-12-21 | Nanya Technology Corp | Fabrication method of semiconductor memory cell transistor |
| US6566219B2 (en) * | 2000-09-22 | 2003-05-20 | Infineon Technologies Ag | Method of forming a self aligned trench in a semiconductor using a patterned sacrificial layer for defining the trench opening |
| US6812091B1 (en) | 2000-09-26 | 2004-11-02 | Infineon Technologies Ag | Trench capacitor memory cell |
| US6498061B2 (en) * | 2000-12-06 | 2002-12-24 | International Business Machines Corporation | Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation |
| JP5068402B2 (ja) | 2000-12-28 | 2012-11-07 | 公益財団法人国際科学振興財団 | 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法 |
| US6677197B2 (en) | 2001-12-31 | 2004-01-13 | Infineon Technologies Ag | High aspect ratio PBL SiN barrier formation |
| US6835616B1 (en) | 2002-01-29 | 2004-12-28 | Cypress Semiconductor Corporation | Method of forming a floating metal structure in an integrated circuit |
| US7026235B1 (en) | 2002-02-07 | 2006-04-11 | Cypress Semiconductor Corporation | Dual-damascene process and associated floating metal structures |
| DE10230715B4 (de) * | 2002-07-08 | 2006-12-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Vertikaltransistors |
| DE10334547B4 (de) * | 2003-07-29 | 2006-07-27 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist |
| TWI229414B (en) * | 2003-10-03 | 2005-03-11 | Promos Technologies Inc | Method of fabricating deep trench capacitor |
| CN1301548C (zh) * | 2003-10-21 | 2007-02-21 | 上海宏力半导体制造有限公司 | 在半导体制程中避免多晶硅纵樑形成的半导体结构 |
| CN100356551C (zh) * | 2003-11-21 | 2007-12-19 | 联华电子股份有限公司 | 动态随机存取存储单元及其制造方法 |
| DE102004049667B3 (de) * | 2004-10-12 | 2006-05-18 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle und entsprechender Grabenkondensator |
| US7316952B2 (en) * | 2005-05-31 | 2008-01-08 | Nanya Technology Corporation | Method for forming a memory device with a recessed gate |
| US7316953B2 (en) * | 2005-05-31 | 2008-01-08 | Nanya Technology Corporation | Method for forming a recessed gate with word lines |
| US7429509B2 (en) * | 2005-05-31 | 2008-09-30 | Nanya Technology Corporation | Method for forming a semiconductor device |
| US7393738B1 (en) | 2007-01-16 | 2008-07-01 | International Business Machines Corporation | Subground rule STI fill for hot structure |
| US7682922B2 (en) * | 2007-01-18 | 2010-03-23 | International Business Machines Corporation | Post STI trench capacitor |
| US7683416B2 (en) * | 2007-01-18 | 2010-03-23 | International Business Machines Corporation | Post STI trench capacitor |
| US7863130B2 (en) * | 2007-05-16 | 2011-01-04 | Infineon Technologies Ag | Tunable stressed polycrystalline silicon on dielectrics in an integrated circuit |
| US7999300B2 (en) * | 2009-01-28 | 2011-08-16 | Globalfoundries Singapore Pte. Ltd. | Memory cell structure and method for fabrication thereof |
| US8313661B2 (en) * | 2009-11-09 | 2012-11-20 | Tokyo Electron Limited | Deep trench liner removal process |
| KR101258586B1 (ko) * | 2009-12-21 | 2013-05-02 | 엘지디스플레이 주식회사 | 발광다이오드 패키지 및 이의 제조방법 |
| KR20120043475A (ko) * | 2010-10-26 | 2012-05-04 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 장치의 제조 방법 |
| TWI606551B (zh) * | 2015-02-16 | 2017-11-21 | Xinnova Tech Ltd | Non-volatile memory device method |
| CN113644061B (zh) | 2020-04-27 | 2023-08-22 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| CN113643971B (zh) * | 2021-08-10 | 2023-07-14 | 长鑫存储技术有限公司 | 埋入式栅极结构的制备方法及埋入式栅极结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830978A (en) * | 1987-03-16 | 1989-05-16 | Texas Instruments Incorporated | Dram cell and method |
| US5395786A (en) * | 1994-06-30 | 1995-03-07 | International Business Machines Corporation | Method of making a DRAM cell with trench capacitor |
| US5529944A (en) * | 1995-02-02 | 1996-06-25 | International Business Machines Corporation | Method of making cross point four square folded bitline trench DRAM cell |
| US5543348A (en) * | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
-
1999
- 1999-02-18 US US09/252,372 patent/US6331459B1/en not_active Expired - Lifetime
-
2000
- 2000-02-04 EP EP00102126A patent/EP1030362A2/en not_active Withdrawn
- 2000-02-18 CN CNB001022814A patent/CN1158701C/zh not_active Expired - Fee Related
- 2000-02-18 KR KR1020000007767A patent/KR20000058096A/ko not_active Application Discontinuation
- 2000-02-18 JP JP2000041642A patent/JP2000243934A/ja active Pending
- 2000-04-26 TW TW089102599A patent/TW495924B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1264170A (zh) | 2000-08-23 |
| US6331459B1 (en) | 2001-12-18 |
| CN1158701C (zh) | 2004-07-21 |
| TW495924B (en) | 2002-07-21 |
| JP2000243934A (ja) | 2000-09-08 |
| EP1030362A2 (en) | 2000-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20000058096A (ko) | 동적 랜덤 액세스 메모리 | |
| US6069058A (en) | Shallow trench isolation for semiconductor devices | |
| KR100506460B1 (ko) | 반도체소자의 트랜지스터 및 그 형성방법 | |
| JP2705716B2 (ja) | Ｄｒａｍセルの製造方法 | |
| JP3795386B2 (ja) | トレンチ型ｄｒａｍユニットの製造方法 | |
| KR20010014899A (ko) | 집적회로 칩 및 그의 제조방법 | |
| US20060228864A1 (en) | Semiconductor devices having a bottle-shaped deep trench capacitor and methods for making the same using Epi-Si growth process | |
| US6599798B2 (en) | Method of preparing buried LOCOS collar in trench DRAMS | |
| US8198674B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100419926B1 (ko) | 트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법 | |
| US6638815B1 (en) | Formation of self-aligned vertical connector | |
| KR20030043597A (ko) | 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 | |
| US6703274B1 (en) | Buried strap with limited outdiffusion and vertical transistor DRAM | |
| KR100603117B1 (ko) | 선택적 ＳｉＧｅ/Ｓｉ 에칭을 사용한 칼라 형성 방법 | |
| US20030124804A1 (en) | Method for fabricating a semiconductor device | |
| KR20010007179A (ko) | 에스오아이 병합형 로직 디램용 트렌치의 성형 방법 | |
| KR100476603B1 (ko) | 트렌치형 ｄｒａｍ 셀의 보다 높은 충전 유지 시간을 위한페디스털 칼라 구조 | |
| JP2005116952A (ja) | トレンチキャパシタ及びその製造方法 | |
| JP2800692B2 (ja) | 半導体装置の製造方法 | |
| KR101003489B1 (ko) | 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법 | |
| KR100648797B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
| US20030020112A1 (en) | Method of preparing buried LOCOS collar in trench DRAMS | |
| KR100275599B1 (ko) | 트렌치 캐패시터의 형성 방법 | |
| KR101161795B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR100283484B1 (ko) | 트렌치 캐패시터의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |