KR20010007179A - 에스오아이 병합형 로직 디램용 트렌치의 성형 방법 - Google Patents

에스오아이 병합형 로직 디램용 트렌치의 성형 방법 Download PDF

Info

Publication number
KR20010007179A
KR20010007179A KR1020000030242A KR20000030242A KR20010007179A KR 20010007179 A KR20010007179 A KR 20010007179A KR 1020000030242 A KR1020000030242 A KR 1020000030242A KR 20000030242 A KR20000030242 A KR 20000030242A KR 20010007179 A KR20010007179 A KR 20010007179A
Authority
KR
South Korea
Prior art keywords
etching
trench
forming
layer
photoresist
Prior art date
Application number
KR1020000030242A
Other languages
English (en)
Other versions
KR100360319B1 (ko
Inventor
하케이마크차알즈
마윌리암시오리엔
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20010007179A publication Critical patent/KR20010007179A/ko
Application granted granted Critical
Publication of KR100360319B1 publication Critical patent/KR100360319B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따라서, 비교적 두꺼운 BOX 영역이 있고, 상기 BOX층을 통해 엣칭하기 않으면서 SOI 기판 내로 엣칭된 깊은 트렌치가 있는 SOI 기판 상에 병합형 로직 DRAM 소자를 성형하는 방법이 제공된다. 본 발명의 방법은 고성능의 SOI 병합형 로직 DRAM 소자를 제공한다.

Description

에스오아이 병합형 로직 디램용 트렌치의 성형 방법{METHOD OF FABRICATING TRENCH FOR SOI MERGED LOGIC DRAM}
본 발명은 반도체 프로세스, 특히 비교적 두꺼운 매립 옥사이드(buried oxide, BOX) 영역이 형성되어 있는 SOI(실리콘-온-절연체, silicon-on-insulator)웨이퍼 상에 병합형 로직 DRAM 소자(merged logic dynamic random access memory device)를 제조하는 방법에 관한 것이다. 구체적으로 설명하면, 본 발명의 여러 방법은 병합형 로직 DRAM 소자의 로직 부분에 있는 BOX 영역을 통해서는 에칭하지 않으면서 SOI 내로 저장 커패시터용의 트렌치가 깊게 에칭되어 있는 병합형 로직 DRAM 소자를 제공한다. 본 발명의 방법은 고성능의 SOI 병합형 로직 DRAM을 성형할 수 있게 해준다.
반도체 장비 제조 분야에 있어서, 병합형 로직 DRAM 소자는 그 중요성이 커지고 있다. 이는, 로직 소자를 DRAM 셀과 커플링하면 DRAM의 모든 이점을 갖고 있으면서, 종래의 로직 소자의 속도를 갖고 있어 밴드폭(bandwidth)과 성능을 개선하는 소자가 제공되기 때문이다.
현재, 병합형 로직 DRAM 소자를 제조할 때에 중요한 문제 중 하나는 저장 커패시터를 성형하기 위하여, [기판에서 6000 nm 내지 10,000 nm(6 미크론 내지 10 미크론) 정도의] 깊은 트렌치를 엣칭해야 하는 것이다. 이러한 어려움은 반응성 이온 엣칭(reactive ion etching, RIE)을 위한 마스크 재료로서 SiO2와 같은 매우 두꺼운 경질의 마스크를 사용할 필요가 있기 때문에 야기된다. RIE용으로 경질의 마스크 재료를 사용해야 하기 때문에, 현재의 트렌치 저장 DRAM 기술은 그 한계에 도달하였다.
더욱이, 고성능의 소자를 위해, 종래의 벌크 반도체 웨이퍼를 SOI 웨이퍼로 전환하려는 경향이 있다. SOI 웨이퍼에서, 통상적으로 BOX 영역은 그 두께가 약 800Å 내지 약 5000Å 정도로 매우 두껍다. 이러한 BOX 영역은 깊은 트렌치 RIE를 훨씬 더 어렵게 하는데, 왜냐하면 RIE 프로세스 중에 경질의 마스크가 소모되기 때문이다.
종래 기술에 따른 병합형 로직 DRAM 소자를 제조하는 것과 관련된 상기 문제점의 관점에서, BOX 영역이 있는 SOI 기판이 채용되는 이러한 구조에 깊은 트렌치 저장 커패시터를 형성하기 위한 신규의 개선된 방법 개발에 대한 계속된 요구가 있다. 이러한 방법은 상기 소자의 로직 부분에 있는 BOX 영역을 소모하지 않으면서 SOI 웨이퍼에 깊은 트렌치를 제공할 수 있어야 한다.
본 발명의 목적은 SOI 기판의 로직 부분에 있는 BOX층을 통해서는 엣칭할 필요 없이 깊은 트렌치 저장 커패시터를 형성할 수 있는 병합형 로직 DRAM 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 고성능의 SOI 병합형 로직 DRAM 소자의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기존의 반도체 프로세스 기술을 이용하여 SOI 병합형 로직 DRAM 소자를 성형하는 방법을 제공하는 것이다.
도 1a 내지 도 1g는 SOI 병합형 로직 DRAM 소자를 성형할 때 이용되는 본 발명의 제1 방법의 여러 프로세스 단계를 나타내는 도면이다.
도 2a 내지 도 2h는 SOI 병합형 로직 DRAM 소자를 성형할 때 이용되는 본 발명의 제2 방법의 여러 프로세스 단계를 나타내는 도면이다.
도 3a 내지 도 3g는 SOI 병합형 로직 DRAM 소자를 성형할 때 이용되는 본 발명의 제3 방법의 여러 프로세스 단계를 나타내는 도면이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 기판
12 : BOX층
14 : 어레이 소자 영역
16 : 로직 소자 영역
18 : 절연체층
20 : 포토레지스트
24 : 트렌치
본 발명에서, 상기 목적과 다른 목적 및 이점은 SOI 기판의 로직 부분에 있는 두꺼운 BOX 영역을 엣칭하지 않으면서 SOI 기판의 어레이 부분에 깊은 트렌치를 엣칭할 수 있는 여러 가지의 프로세스 계획을 채용함으로써 얻을 수 있다. 구체적으로 설명하면, 본 발명은 비교적 두꺼운 BOX 영역이 있고, SOI 기판의 로직 부분에 있는 BOX층을 통해서는 엣칭하지 않으면서 SOI 기판 내로 깊은 트렌치가 엣칭되는 SOI 웨이퍼 상에 병합형 로직 DRAM 소자를 형성하는 방법을 제공한다.
본 발명의 한 방법에 있어서,
(a) BOX층이 SOI 기판 내부에 형성되어 있고, 어레이 소자를 형성하기 위한 선택된 영역과 로직 소자를 형성하기 위한 선택된 영역을 포함하는 SOI 기판을 제공하는 단계와,
(b) 상기 SOI 기판의 표면에 절연체층을 형성하는 단계와,
(c) 상기 선택된 로직 소자 영역 위의 상기 절연체층 상에 블록아웃 포토레지스트 패턴(blockout photoresist pattern)을 형성하는 단계와,
(d) 상기 선택된 어레이 소자 영역에 있는 상기 절연체층을 제거하기 위하여 그 절연체층을 엣칭하는 단계와,
(e) 상기 선택된 어레이 소자 영역에서 상기 BOX층을 통해 상기 SOI 기판을 엣칭하는 단계와,
(f) 상기 선택된 로직 소자 영역 위에 배치된 상기 포토레지스트 패턴을 제거하는 단계와,
(g) 상기 선택된 어레이 소자 영역의 엣칭된 영역에 에피택시얼 실리콘층을 형성하는 단계와,
(h) 상기 선택된 어레이 소자 영역 위에 깊은 트렌치 마스크 패턴을 형성하는 단계와,
(i) 상기 선택된 어레이 소자 영역에 깊은 트렌치를 엣칭하는 단계
를 포함하는 프로세스를 이용하여 고성능의 SOI 병합형 로직 DRAM 소자를 형성한다.
상기 깊은 트렌치는 종래의 리쏘그래피 및 RIE를 이용하여, 상기 로직 소자 영역에 있는 BOX층을 통해서는 엣칭하지 않으면서 상기 선택된 어레이 소자 영역에 형성된다는 것에 유의하여야 한다. 상기 (i) 단계를 수행한 후에, 당업계에 공지된 종래의 방법을 이용하여 상기 어레이 소자 및 로직 소자를 형성할 수 있다.
본 발명의 제2 방법에 있어서,
(a) 절연체층이 실리콘 기판 상에 형성되어 있고, 어레이 소자를 형성하기 위한 선택된 영역과 로직 소자를 형성하기 위한 선택된 영역을 포함하는 실리콘 기판을 제공하는 단계와,
(b) 상기 절연체층 상에 포토레지스트를 형성하는 단계와,
(c) 상기 어레이 소자가 형성되는 영역에서 상기 포토레지스트와 상기 절연체층에 개구를 마련하는 단계와,
(d) 상기 개구를 통해 상기 실리콘 내로 트렌치를 엣칭하는 단계와,
(e) 상기 포토레지스트를 제거하는 단계와,
(f) 상기 트렌치에 트렌치 충전 재료를 충전하는 단계와,
(g) 상기 절연체층을 제거하는 단계와,
(h) 상기 실리콘 기판 상에 희생 옥사이드층(sacrificial oxide layer)을 형성하는 단계와,
(i) 상기 실리콘 기판에 연속적인 BOX층을 형성하는 단계와,
(j) 평탄화된 구조를 제공하는 단계와,
(k) 상기 트렌치 충전 재료와 상기 BOX층을 상기 트렌치로부터 제거하는 단계
를 포함하는 프로세스를 이용하여 SOI 병합형 로직 DRAM 소자를 형성한다.
상기 (a) 단계 내지 (k) 단계를 수행한 후에, 당업계에 공지된 종래의 기술을 이용하여 상기 선택 영역에 어레이 소자 및 로직 소자를 형성할 수 있다.
본 발명의 제3 방법에 있어서,
(a) 절연체층이 실리콘 기판 상에 형성되어 있고, 어레이 소자를 형성하기 위한 선택된 영역과 로직 소자를 형성하기 위한 선택된 영역을 포함하는 실리콘 기판을 제공하는 단계와,
(b) 상기 절연체층 상에 포토레지스트를 형성하는 단계와,
(c) 상기 어레이 소자가 형성되는 영역에서 상기 포토레지스트 및 절연체층에 개구를 마련하는 단계와,
(d) 상기 개구를 통해 상기 실리콘 기판 내로 트렌치를 엣칭하는 단계와,
(e) 상기 포토레지스트를 제거하는 단계와,
(f) 상기 실리콘 기판 상에 그리고 상기 트렌치 바닥에 희생 옥사이드층을 형성하는 단계와,
(g) 상기 트렌치 아래에 BOX 영역과, 상기 트렌치에 인접하는 상기 기판에 불연속한 BOX층을 형성하는 단계와,
(h) 상기 실리콘 기판 상에 그리고 상기 트렌치에 있는 상기 희생 옥사이드층을 제거하는 단계
를 포함하는 프로세스를 이용하여 SOI 병합형 로직 DRAM 소자를 성형한다.
본 발명에 따른 제3 방법의 상기 프로세스 단계를 수행한 후에, 당업계에 공지된 종래의 기술을 이용하여 상기 선택 영역에 어레이 소자 및 로직 소자를 형성할 수 있다.
이하에서는, 비교적 두꺼운 BOX층이 SOI 기판 내에 형성되어 있고, 로직 소자 영역에 있는 상기 BOX층을 통해서는 엣칭하지 않으면서 SOI 기판 내로 깊은 트렌치가 엣칭되어 있는 SOI 기판 상에 병합형 로직 DRAM 소자를 성형하는 여러 가지 방법을 제공하는 본 발명을 첨부 도면을 참조 하여 상세히 설명한다. 도면에서는 동일 및/또는 대응 요소를 설명할 때 동일한 참조 부호를 사용한 것에 유의하여야 한다.
먼저, 본 발명의 제1 방법을 나타내는 도 1a 내지 도 1g를 참조한다. 본 발명의 제1 방법에 있어서, 먼저 비교적 두꺼운 BOX층(12)이 있는 SOI 기판(10)을 제공한다. 상기 SOI 기판은 상기 두꺼운 BOX층 외에, 2 개의 벌크 실리콘(10a) 영역을 포함한다.
도 1a에 나타낸 SOI 기판은 당업계에 공지된 종래의 기술을 이용하여 성형한다. 예를 들면, 벌크 실리콘에 BOX층을 형성하기 위하여 종래의 SIMOX(산소 주입에 의한 분리, separation by implantation of oxygen)를 채용할 수 있다. 공지된 바와 같이, SIMOX 프로세스에서는 상기 BOX층을 형성하기 위하여, 고에너지, 고산소 투여 주입 단계(high oxygen dose implant step, 약 4 ×1017cm-2이상의 산소 주사), 고온의 풀림 단계(1200℃ 이상)가 이용된다. 종래의 SIMOX 프로세스에 있어서, 상기 주입 단계에서 이용되는 이온 투여는 상기 BOX층을 성장시키는 공급원이다.
본 발명의 방법은 BOX 영역을 형성하기 위하여 종래의 SIMOX 프로세스를 이용하는 것 외에, 1997년 12월 22일에 출원되고 참고로 본 명세서의 일부를 이루는 미국 특허 출원 번호 제08/995,585호에 개시된 기술을 이용하는 것을 고려한다. 간단하게 설명하면, 상기 미국 특허 출원에 개시된 기술은 벌크 실리콘에 BOX층을형성하기 위하여 다음의 프로세스 단계를 이용한다. 즉, 먼저 저투여 이온 주입 단계를 이용하여 벌크 실리콘에 안정한 매립 손상 영역(sutable buried damaged region)을 형성한다. 다음에, 상기 손상 영역에 인접하게 비정질층(amorphous layer)을 형성하고, 그 후 산소가 벌크 실리콘 내로 확산하여 연속한 BOX 영역을 형성하기에 충분한 조건 하에서 상기 구조를 산화시킨다. 상기 산화 단계 이후에 풀림 단계를 선택적으로 채용할 수도 있다.
벌크 실리콘에 BOX층을 형성할 때 채용되는 상기 기술에 견디지 못해도, 상기 BOX층의 두께는 통상적으로 약 800Å 내지 약 5000Å이다. 보다 바람직하게는, 상기 BOX 영역의 두께는 약 1500Å 내지 약 4000Å이다.
도 1a에 도시한 SOI 기판에는 어레이 소자, 즉 DRAM을 성형하기 위한 선택된 영역과, 로직 소자를 성형하기 위한 선택된 영역이 포함되어 있다는 것에 유의하여야 한다. 이들 영역은 각각 도면 부호 14와 16으로 나타내었다. 본 발명의 도면은 단지 SOI 기판 상에 선택된 각 소자 영역만을 나타내고 있지만, 여러 소자 영역이 SOI 기판 상에 제공될 수 있다.
본 발명의 제1 방법의 다음 단계에 따라, 먼저 SOI 기판(10)의 표면에 절연체층(18)을 형성하고, 그 후에 SOI 기판의 상기 선택된 로직 소자 영역 위에만 있는 포토레지스트(20)를 절연체층(18)의 표면에 형성한다. 절연체층(18)과 포토레지스트(20)를 형성한 후의 SOI 구조가 도 1b에 도시되어 있다. 절연체층과 포토레지스트는 당업계에 공지된 종래의 재료로 구성된다. 예를 들면, 절연체층(18)은 SiO2와 같은 옥사이드, Si3N4와 같은 니트라이드를 포함하는 절연 재료(그러나, 이에 한정되는 것은 아니다)로 구성될 수 있고, 포토레지스트(20)는 종래의 레지스트 재료로 구성된다.
절연체층(18)과 포토레지스트(20)는 당업계에 공지된 종래의 적층 프로세스를 이용하여 형성된다. 예컨대, 화학적 증착(CVD), 플라스마 보조식 CVD, 스퍼터링, 스핀 온 코팅(spin-on coating) 및 다른 적층 프로세스를 이용하여 두 개의 층, 예를 들면 절연체층(18)과 포토레지스트(20)를 형성할 수 있다. 상기 SOI 기판의 선택된 로직 소자 영역에만 포토레지스트를 제공할 때에 종래의 리쏘그래피 및 RIE를 채용한다. 상기 2 개의 층의 두께는 본 발명에서 중요하지 않다. 그럼에도 불구하고, 절연체층(18)의 두께는 적어도 약 400 nm 내지 약 800 nm 이어야 하고, 포토레지스트(20)의 두께는 절연체층을 RIE 하기에 충분하여야 한다.
다음에, RIE, 플라스마 엣칭, 이온 비임 엣칭과 같은 종래의 건식 엣칭 기술을 이용하여, 상기 선택된 어레이 소자 영역에 배치된 노출 절연체층(18)을 제거한다. 상기 선택된 어레이 소자 영역에 있는 절연체층(18)을 제거할 때 채용되는 기술 중 바람직한 기술은 RIE이다. 상기 선택된 어레이 소자 영역에 있는 절연체층(18)을 제거한 후의 구조가 도 1c에 도시되어 있다.
본 발명의 다음 단계에 따라, 상기 노출된 어레이 소자 영역을 엣칭하여, 상기 어레이 소자 영역에서 BOX층 위의 벌크 실리콘(10a), BOX층(12), BOX층 아래의 벌크 실리콘(10a)의 일부를 제거한다. 이러한 엣칭 작업은 RIE, 플라스마 엣칭, 이온 비임 엣칭을 포함하는 종래의 건식 엣칭 기술(그러나, 이에 한정되는 것은 아니다)을 이용하여 수행한다. 이들 건식 엣칭 기술 중, RIE가 바람직하다. 이와 같이 엣칭된 구조가 도 1d에 도시되어 있다.
포토레지스트(20)를 제거한 후에, 당업계에 공지된 선택적인 에피택시얼 성장 기술을 이용하여 상기 구조의 엣칭된 영역에 에피택시얼 층(22)을 성장시킨다. 에피택시얼 성장 Si 층을 포함하는 구조가 도 1e에 도시되어 있다. 에피택시얼 층은 벌크 실리콘(10a)과 동일한 재로로 구성된다는 것에 유의하여야 한다. 따라서, 나머지 도면에서는 에피택시얼 층을 도면 부호로 나타내지 않는다. 대신에, 도면 부호 10a를 사용한다. 도 1e에서, 상기 SOI 기판의 어레이 소자 영역에는 BOX층이 없다는 것도 유의하여야 한다. 이는 상기 BOX층을 통해서는 엣칭하지 않으면서, 상기 구조의 어레이 소자 영역에 깊은 저장 커패시터를 성형할 수 있게 해준다.
다음에, 도 1f에 도시한 바와 같이, 깊은 트렌치를 엣칭하기 위한 엣칭 마스크로서 두꺼운 절연체층을 상기 웨이퍼의 어레이 부분에 적층한다. 이 절연체층은 상기 절연체층(18)과 동일하거나 다른 절연체 재료로 구성될 수 있다.
종래의 리쏘그래피 및 엣칭 기술을 이용하여 상기 선택된 어레이 소자 영역에 깊은 트렌치(24)를 형성한다(도 1g 참조). 본 명세서에서 '깊은'이라고 하는 용어는 트렌치의 깊이가 약 6000 nm 내지 약 10,000 nm라는 것을 나타내기 위하여 사용된다. 다음에, 깊은 저장 커패시터를 형성하기 위하여 공지된 종래의 재료 및 기술을 이용하여 상기 트렌치를 충전한다. 깊은 트렌치 커패시터를 형성하는 적당한 성형 수단에 대한 상세한 설명은 참고로 본 명세서의 일부를 이루는 미국 특허 제4,801,988호를 참조하면 된다.
다음에, 당업계에 공지된 기술을 이용하여 잔여 어레이 소자 및 로직 소자를 상기 구조의 표면에 형성한다.
전술한 설명은 본 발명의 제1 방법에 관한 것이고, 도 2a 내지 도 2h를 참조로 한 다음의 설명은 본 발명의 제2 방법에 관한 것이다. 이 방법에 있어서, 먼저 절연체층(18)이 기판 위에 형성되어 있는 실리콘 기판(13)을 제공한다(도 2a 참조). 도 1a의 SOI 기판과 같이, 도 2a에 나타낸 실리콘 기판에는 선택된 어레이 소자 영역(14)과 선택된 로직 소자 영역(16)이 있다. 상기 절연체층은 전술한 절연 재료 중 하나로 구성될 수 있고, 전술한 적층 프로세스를 이용하여 상기 실리콘 기판 상에 형성될 수 있다.
본 발명의 제2 방법의 다음 단계는 상기 절연체층의 표면에 포토레지스트(20)를 형성하는 것이다. 도 2b에 도시한 구조를 형성함에 있어서 전술한 레지스트 및 적층 방법을 이용할 수 있다.
다음에, 종래의 RIE 또는 다른 적당한 건식 엣칭 프로세스를 이용하여, 도 2b에 도시한 구조의 선택된 어레이 소자 영역에 있는 절연체층(18) 및 포토레지스트(20)에 개구(21)를 형성한다(도 2c 참조). 도 2c에 도시한 바와 같이, 개구(21)는 깊은 트렌치가 형성되는 영역을 형성한다. 다음에, RIE, 플라스마 엣칭 또는 이온 비임 엣칭과 같은 종래의 건식 엣칭 기술을 이용하여, 상기 개구를 통해 깊은 트렌치(24)를 형성한다. 깊은 트렌치가 형성된 구조가 도 2d에 도시되어 있다.
본 발명의 제2 방법의 다음 단계에 따라, 당업계에 공지된 스트립 기술을 이용하여 상기 구조 전체 위에 있는 포토레지스트를 제거한다. 다음에, 성장시킨 옥사이드층과 니트라이드층을 포함하는 스택층(stack layer)을 상기 절연체층 상에 형성하고, 상기 깊은 트렌치에는, 예컨대 폴리실리콘, 옥사이드, 니트라이드와 같은 희생 트렌치 충전 재료(28)를 충전한다. 다음에, 상기 구조를 평탄화시켜 상기 스택층을 제거하여 도 2e에 도시된 구조를 제공한다.
다음에, 전술한 표준 기술을 이용하여 절연체층을 제거하고, 그 후에 상기 실리콘 기판의 표면에 희생 옥사이드층(30)을 형성한다. BOX층을 형성할 때 사용되는 상기 희생 옥사이드층은 당업계에 공지된 종래의 성장 프로세스를 이용하여 열적으로 성장시키거나, CVD 또는 다른 종래의 적층 프로세스를 이용하여 적층할 수 있다. 희생 옥사이드층을 포함하는 구조가 도 2f에 도시되어 있다.
도 2g는 본 발명의 제2 방법의 다음 단계를 나타내는데, 도 1a에서 BOX 영역을 형성할 때 채용되는 전술한 방법 중 하나를 이용하여 상기 실리콘 기판에 연속적인 BOX층(12)을 형성한다. 즉, 종래의 SIMOX 또는 상기 미국 특허 출원 제08/995,585호에 개시된 방법을 이용하여 연속적인 BOX층을 형성할 수 있다. 도 2g에 나타낸 바와 같이, 연속적인 BOX 영역은 기판 뿐만 아니라 깊은 트렌치 영역에도 형성된다.
다음에, 종래의 적층 프로세스를 이용하여 도 2g에 도시한 구조의 표면에 니트라이드 또는 옥사이드와 같은 절연체층을 형성하고, 그 구조를 실리콘 기판에 평탄화시킨다. 다음에, 전술한 건식 엣칭 프로세스 또는 트렌치 내부의 트렌치 충전 재료 및 BOX층을 제거할 때에 상당히 선택적인 고온 인산과 같은 화학적 엣칭제를 채용하는 습식 엣칭 기술을 이용하여, 상기 트렌치에 형성된 트렌치 충전 재료 및 BOX층을 제거한다. 트렌치 충전 재료 및 BOX층을 제거한 후의 구조가 도 2h에 도시되어 있다.
다음에, 전술한 것과 같이 상기 트렌치를 재충전하고, 당업계에 공지된 종래의 기술을 이용하여 상기 구조의 표면에 잔여 어레이 소자 및 로직 소자를 형성한다.
이하에서는, 본 발명의 제3 방법을 도 3a 내지 도 3g를 참조하여 설명한다. 구체적으로 설명하면, 도 3a 내지 도 3g에 도시한 바와 같이, 본 발명의 제3 방법은 전술한 제2 방법의 초기 프로세스를 이용한다. 이는 도 3a에 도시한 실리콘 기판을 제공하고, 그 구조 위에 포토레지스트를 형성하며(도 3b), 상기 구조의 선택된 어레이 소자 영역에 배치된 포토레지스트 및 절연체층에 개구를 마련하고(도 3c), 다음에 깊은 트렌치를 엣칭하는 것(도 3d)을 포함한다.
실리콘 기판에 깊은 트렌치를 형성한 후에, 전술한 스트립 기술을 이용하여 포토레지스트 및 절연체층을 제거하고, 그 후에 전술한 것과 같이 실리콘 기판의 표면에 희생 옥사이드층(30)을 형성한다. 이러한 구조가 도 3e에 도시되어 있다. 전술한 방법과는 달리, 제3 방법은 실리콘 기판의 표면 뿐만 아니라 트렌치의 바닥에도 희생 옥사이드층(30)을 형성한다.
다음에, 도 3f에 도시한 것과 같은 구조를 형성하기 위하여, 전술한 프로세스 중 하나를 이용하여 실리콘 기판에 불연속적인 BOX층(12)을 형성한다. 상기 도면에서, 트렌치의 폭과 거의 동일한 폭으로 되어 있는 작은 BOX층(12a)이 트렌치의 아래에 형성되어 있다는 것에 유의하여야 한다.
다음에, 도 3g에 도시한 것과 같이 상기 희생 옥사이드층을 제거하고, 전술한 것과 같이 트렌치를 충전하며, 당업계에 공지된 종래의 기술을 이용하여 상기 구조의 표면에 잔여 어레이 소자 및 로직 소자를 형성한다.
본 발명을 바람직한 실시예에 대해 설명하고 도시하였지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않으면서 전술한 내용에 있어서 그 형태나 상세한 부분을 변화시킬 수 있다는 것을 이해할 수 있을 것이다. 따라서, 본 발명은 전술하고 도시된 형태에 한정되지 않고, 첨부된 특허 청구의 범위에 의해 한정된다.
본 발명에 따른 병합형 로직 DRAM 소자의 형성 방법은 상기 소자의 로직 부분에 있는 BOX 영역을 소모하지 않으면서 SOI 웨이퍼에 깊은 트렌치를 제공할 수 있는 방법을 제공한다.

Claims (25)

  1. SOI(silicon-on-insulator) 기판에 있는 BOX(buried oxide)층 내로 엣칭하지 않으면서 SOI 기판 내로 엣칭된 트렌치가 있는 병합형 로직 DRAM 소자의 형성 방법으로서,
    (a) BOX층이 SOI 기판 내에 형성되어 있고, 선태된 어레이 소자 영역 및 선택된 로직 소자 영역을 포함하는 SOI 기판을 제공하는 단계와,
    (b) 상기 SOI 기판의 표면에 절연체층을 형성하는 단계와,
    (c) 상기 선택된 로직 소자 영역 위의 상기 절연체층 상에 포토레지스트를 형성하는 단계와,
    (d) 상기 선택된 어레이 소자 영역에 있는 상기 절연체층을 엣칭하는 단계와,
    (e) 상기 선택된 어레이 소자 영역에 있는 상기 BOX층을 통해 상기 SOI 기판을 엣칭하는 단계와,
    (f) 상기 선택된 로직 소자 영역 위에 배치된 상기 포토레지스트를 제거하는 단계와,
    (g) 상기 선택된 어레이 소자 영역의 상기 엣칭된 영역에 에피택시얼 실리콘층을 형성하는 단계와,
    (h) 상기 SOI 기판의 선택된 어레이 소자 영역에 트렌치를 형성하는 단계
    를 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  2. 청구항 1에 있어서, 상기 BOX층의 두께는 약 800Å 내지 약 5000Å인 병합형 로직 DRAM 소자의 형성 방법.
  3. 청구항 1에 있어서, 상기 절연체층은 옥사이등 또는 니트라이드를 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  4. 청구항 1에 있어서, 화학적 증착, 플라스마 보조식 화학적 증착, 스퍼터링 및 스핀 코팅으로 구성되는 군에서 선택한 적층 프로세스를 이용하여 상기 절연체층 및 포토레지스트를 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  5. 청구항 1에 있어서, 상기 (c) 단계는 리쏘그래피 및 엣칭을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  6. 청구항 1에 있어서, 상기 (d) 단계와 (e) 단계는 반응성 이온 엣칭, 플라스마 엣칭 및 이온 비임 엣칭으로 구성되는 군에서 선택한 건식 엣칭 기술을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  7. 청구항 6에 있어서, 상기 (d) 단계와 (e) 단계는 반응성 이온 엣칭을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  8. 청구항 1에 있어서, 상기 에피택시얼 실리콘층은 적층에 의해 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  9. 청구항 1에 있어서, 상기 (f) 단계는 상기 포토레지스트를 제거함에 있어서 상당히 선택적인 화학적 엣칭제를 사용하는 것을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  10. 청구항 1에 있어서, 상기 트렌치는 리쏘그래피 및 엣칭에 의해 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  11. 청구항 1에 있어서, 상기 트렌치를 트렌치 충전 재료로 충전하는 것을 더 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  12. SOI 기판에 있는 BOX층 내로 엣칭하지 않으면서 SOI 기판 내로 엣칭된 트렌치가 있는 병합형 로직 DRAM 소자의 형성 방법으로서,
    (a) 절연체층이 실리콘 기판 상에 형성되어 있고, 선태된 어레이 소자 영역 및 선택된 로직 소자 영역을 포함하는 실리콘 기판을 제공하는 단계와,
    (b) 상기 절연체층 상에 포토레지스트를 형성하는 단계와,
    (c) 상기 선택된 어레이 소자 영역에 있는 상기 절연체층 및 포토레지스트에 개구를 마련하는 단계와,
    (d) 상기 개구를 통해 상기 실리콘 기판 내로 트렌치를 엣칭하는 단계와,
    (e) 상기 포토레지스트를 제거하는 단계와,
    (f) 상기 트렌치에 트렌치 충전 재료를 충전하는 단계와,
    (g) 상기 절연체층을 제거하는 단계와,
    (h) 상기 실리콘 기판 상에 희생 옥사이드층을 형성하는 단계와,
    (i) 상기 실리콘 기판에 연속적인 BOX층을 형성하는 단계와,
    (j) 평탄화된 구조를 제공하는 단계와,
    (k) 상기 트렌치 충전 재료 및 BOX층을 상기 트렌치로부터 제거하는 단계
    를 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  13. SOI 기판에 있는 BOX층 내로 엣칭하지 않으면서 SOI 기판 내로 엣칭된 트렌치가 있는 병합형 로직 DRAM 소자의 형성 방법으로서,
    (a) 절연체층이 실리콘 기판 상에 형성되어 있고, 선태된 어레이 소자 영역 및 선택된 로직 소자 영역을 포함하는 실리콘 기판을 제공하는 단계와,
    (b) 상기 절연체층 상에 포토레지스트를 형성하는 단계와,
    (c) 상기 선택된 어레이 소자 영역에 있는 상기 포토레지스트 및 절연체층에 개구를 마련하는 단계와,
    (d) 상기 개구를 통해 상기 실리콘 기판 내로 트렌치를 엣칭하는 단계와,
    (e) 상기 포토레지스트를 제거하는 단계와,
    (f) 상기 실리콘 기판 상에 그리고 상기 트렌치의 바닥에 희생 옥사이드층을 형성하는 단계와,
    (g) 상기 트렌치에 인접하는 상기 기판에 불연속적인 BOX층과, 상기 트렌치 아래에 BOX 영역을 형성하는 단계와,
    (h) 상기 실리콘 기판 상에 그리고 상기 트렌치에 있는 상기 희생 옥사이드층을 제거하는 단계
    를 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  14. 청구항 12 또는 청구항 13에 있어서, 상기 절연체층은 옥사이드 또는 니트라이드를 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  15. 청구항 12 또는 청구항 13에 있어서, 화학적 증착, 플라스마 보조식 화학적 증착, 스퍼터링 및 스핀 코팅으로 구성되는 군에서 선택한 적층 프로세스를 이용하여 상기 절연체층 및 포토레지스트를 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  16. 청구항 12 또는 청구항 13에 있어서, 상기 개구는 반응성 이온 엣칭, 플라스마 엣칭 및 이온 비임 엣칭으로 구성되는 군에서 선택한 건식 엣칭 프로세스를 이용하여 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  17. 청구항 12 또는 청구항 13에 있어서, 상기 깊은 트렌치는 반응성 이온 엣칭에 의해 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  18. 청구항 12 또는 청구항 13에 있어서, 상기 (e) 단계는 상기 포토레지스트를 제거함에 있어서 상당히 선택적인 화학적 엣칭제를 사용하는 것을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  19. 청구항 12에 있어서, 상기 트렌치 충전 재료는 폴리실리콘, 옥사이드 또는 니트라이드인 병합형 로직 DRAM 소자의 형성 방법.
  20. 청구항 12 또는 청구항 13에 있어서, 상기 희생 옥사이드층은 적층 프로세스를 이용하여 열적으로 성장시키거나 형성하는 병합형 로직 DRAM 소자의 형성 방법.
  21. 청구항 12 또는 청구항 13에 있어서, 상기 (k) 단계 또는 (h) 단계는 건식 엣칭 프로세스나 습식 엣칭 프로세스를 이용하여 수행하는 병합형 로직 DRAM 소자의 형성 방법.
  22. 청구항 21에 있어서, 상기 건식 엣칭 프로세스는 반응성 이온 엣칭, 플라스마 엣칭 또는 이온 비임 엣칭을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  23. 청구항 21에 있어서, 상기 습식 엣칭 프로세스는 고온 인산을 사용하는 것을 포함하는 병합형 로직 DRAM 소자의 형성 방법.
  24. 청구항 12에 있어서, 상기 트렌치는 트렌치 충전 재료로 재충전하는 병합형 로직 DRAM 소자의 형성 방법.
  25. 청구항 13에 있어서, 상기 트렌치는 트렌치 충전 재료로 충전하는 병합형 로직 DRAM 소자의 형성 방법.
KR1020000030242A 1999-06-16 2000-06-02 에스오아이 병합형 로직 디램용 트렌치의 성형 방법 KR100360319B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/334,094 1999-06-16
US09/334,094 US6232170B1 (en) 1999-06-16 1999-06-16 Method of fabricating trench for SOI merged logic DRAM

Publications (2)

Publication Number Publication Date
KR20010007179A true KR20010007179A (ko) 2001-01-26
KR100360319B1 KR100360319B1 (ko) 2002-11-08

Family

ID=23305544

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000030242A KR100360319B1 (ko) 1999-06-16 2000-06-02 에스오아이 병합형 로직 디램용 트렌치의 성형 방법

Country Status (3)

Country Link
US (2) US6232170B1 (ko)
KR (1) KR100360319B1 (ko)
TW (1) TW451390B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486043B1 (en) * 2000-08-31 2002-11-26 International Business Machines Corporation Method of forming dislocation filter in merged SOI and non-SOI chips
JP3943932B2 (ja) * 2001-12-27 2007-07-11 株式会社東芝 半導体装置の製造方法
JP2003203967A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法
US6569729B1 (en) 2002-07-19 2003-05-27 Taiwan Semiconductor Manufacturing Company Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application
US6635525B1 (en) 2002-06-03 2003-10-21 International Business Machines Corporation Method of making backside buried strap for SOI DRAM trench capacitor
US6995094B2 (en) * 2003-10-13 2006-02-07 International Business Machines Corporation Method for deep trench etching through a buried insulator layer
US7459468B2 (en) * 2004-10-28 2008-12-02 Medicure International, Inc. Aryl sulfonic pyridoxines as antiplatelet agents
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
US7998815B2 (en) * 2008-08-15 2011-08-16 Qualcomm Incorporated Shallow trench isolation
FR3051973B1 (fr) 2016-05-24 2018-10-19 X-Fab France Procede de formation de transistors pdsoi et fdsoi sur un meme substrat

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916511A (en) 1985-05-03 1990-04-10 Texas Instruments Incorporated Trench structure and process
US4683637A (en) * 1986-02-07 1987-08-04 Motorola, Inc. Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing
JPH0738435B2 (ja) * 1986-06-13 1995-04-26 松下電器産業株式会社 半導体装置の製造方法
US5561073A (en) 1992-03-13 1996-10-01 Jerome; Rick C. Method of fabricating an isolation trench for analog bipolar devices in harsh environments
US5429955A (en) * 1992-10-26 1995-07-04 Texas Instruments Incorporated Method for constructing semiconductor-on-insulator
US5627092A (en) 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5593912A (en) 1994-10-06 1997-01-14 International Business Machines Corporation SOI trench DRAM cell for 256 MB DRAM and beyond
US5641694A (en) 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
JPH0922951A (ja) * 1995-06-07 1997-01-21 Sgs Thomson Microelectron Inc パターン形成した埋込み酸化物分離を有するゼロパワーｓｒａｍ
US5792685A (en) 1996-02-22 1998-08-11 Siemens Aktiengesellschaft Three-dimensional device layout having a trench capacitor
US5733813A (en) * 1996-05-09 1998-03-31 National Semiconductor Corporation Method for forming planarized field isolation regions
US5811283A (en) 1996-08-13 1998-09-22 United Microelectronics Corporation Silicon on insulator (SOI) dram cell structure and process
US5770875A (en) * 1996-09-16 1998-06-23 International Business Machines Corporation Large value capacitor for SOI
US5770484A (en) 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
US5776808A (en) * 1996-12-26 1998-07-07 Siemens Aktiengesellschaft Pad stack with a poly SI etch stop for TEOS mask removal with RIE
US5732014A (en) 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US5892707A (en) * 1997-04-25 1999-04-06 Micron Technology, Inc. Memory array having a digit line buried in an isolation region and method for forming same
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6319772B1 (en) * 2000-10-30 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer

Also Published As

Publication number Publication date
TW451390B (en) 2001-08-21
US20010001719A1 (en) 2001-05-24
US6232170B1 (en) 2001-05-15
US6548345B2 (en) 2003-04-15
KR100360319B1 (ko) 2002-11-08

Similar Documents

Publication Publication Date Title
US5593912A (en) SOI trench DRAM cell for 256 MB DRAM and beyond
KR100413911B1 (ko) 실리콘-온-절연체 영역 및 벌크 영역 제조 방법 및 조밀하게 패터닝된 실리콘-온-절연체 제조 방법
US6251734B1 (en) Method for fabricating trench isolation and trench substrate contact
US6228727B1 (en) Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
US5814547A (en) Forming different depth trenches simultaneously by microloading effect
US5358891A (en) Trench isolation with planar topography and method of fabrication
US7015086B2 (en) Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology
US20070128776A1 (en) Isolated fully depleted silicon-on-insulator regions by selective etch
US7579255B2 (en) Semiconductor device and method for isolating the same
JPH0590397A (ja) シリコン・オン・インシユレータ構造体の製造方法
KR100360319B1 (ko) 에스오아이 병합형 로직 디램용 트렌치의 성형 방법
US6255145B1 (en) Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product
US7067387B2 (en) Method of manufacturing dielectric isolated silicon structure
US5192706A (en) Method for semiconductor isolation
US6037199A (en) SOI device for DRAM cells beyond gigabit generation and method for making the same
US6436791B1 (en) Method of manufacturing a very deep STI (shallow trench isolation)
KR20000017167A (ko) 큰 종횡비를 갖는 홀을 제조하는 공정
US7144769B2 (en) Method to achieve increased trench depth, independent of CD as defined by lithography
US6350659B1 (en) Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate
US6403492B1 (en) Method of manufacturing semiconductor devices with trench isolation
KR100607762B1 (ko) 반도체 소자의 셀로우 트렌치 분리막 형성 방법
US6593204B2 (en) Method of fabricating a silicon-on-insulator system with thin semiconductor islets surrounded by an insulative material
JP2701881B2 (ja) 半導体の分離領域
US6268271B1 (en) Method for forming buried layer inside a semiconductor device
KR19980028369A (ko) 반도체 소자의 소자 분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050915

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee