JPH04119636A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高出力用の電界効果トランジスタ（ＦＥＴ）お
よびその製造方法に関するものである。

〔従来の技術〕

高出力用のＦＥＴはドレイン耐圧を高くする必要がある
ため、従来、次のような構造をしたＦＥＴが考えられて
いる。例えば、リセス構造ＦＥＴである。このＦＥＴは
ゲート領域部がエツチングによって削り込まれ、掘り込
み（リセス）が形成されている。そして、このリセスに
ゲート電極が形成されることにより、ソース・ゲート間
距離が拡がり、ドレイン耐圧が向上している。また、こ
の他にも次のような構造をしたＦＥＴがある。つまり、
ソース電極側にのみゲート電極に対して自己整合的に高
濃度領域が形成され、ドレイン電極側にはゲート電極か
ら離れた位置に高濃度領域が形成された構造である。こ
の構造をしたＦＥＴは、ソース抵抗が低減し、ドレイン
耐圧が向上している。

〔発明が解決しようとする課題〕

しかしながら、上記従来のりセス構造を採用したＦＥＴ
においては、ゲート領域をエツチングにより削り込んで
いくため、エツチングの再現性や制御性の問題から均一
性の良い素子特性を得るのが困難であった。また、上記
従来の、ソース電極側のみゲート電極に対して自己整合
的に高濃度領域を形成する構造では、ゲート電極をマス
クにしたイオン注入法により高濃度領域を形成する。こ
のため、ゲート領域部はエツチングをしないブレーン構
造であるが、ゲート電極には耐熱性を持った高融点の材
質が必要とされ、ゲート抵抗が高くなってしまう。しか
も、ゲート電極のバターニングには光学露光が用いられ
ているため、ゲート長が０．５μｍ以下といったサブノ
＼−フミクロン級のゲート電極を実現するのは困難であ
った。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、半導体基板の表層部に形成された動作層と、この動
作層に接する周囲に形成された高濃度層と、この高濃度
層上に形成されたドレイン電極およびソース電極と、一
部が動作層に接触し残部がソース電極に隣接する絶縁膜
上に重なったゲート電極とを備えてＦＥＴが構成された
ものである。

また、半導体基板の表層部に動作層を形成する工程と、
この動作層上にダミーゲートを形成する工程と、このダ
ミーゲートをマスクにしたイオン注入法により高濃度層
を形成する工程と、ダミーゲート跡に反転パターンを有
する絶縁膜を形成する工程と、この絶縁膜を選択的に除
去して露出した高濃度層上にソース電極およびドレイン
電極を形成する工程と、一部が反転パターンに露出した
動作層に接触し残部がソース電極に隣接する絶縁膜上に
重なったゲート電極を形成する工程とを備えてＦＥＴが
製造されるものである。

〔作用〕

ゲート電極は一部がソース電極に隣接する絶縁膜上に重
なって片寄って形成されるため、ゲート電極とドレイン
電極との間に一定の距離が確保される。かつ、残部のみ
が動作層上に形成されるため、実質的なゲート長は動作
層に接触するゲート電極部分によって決定される。また
、高濃度層はダミーゲートをマスクにしたイオン注入法
により形成される。しかも、ソース電極側において、高
濃度層はゲート電極に対して自己整合的に形成される。

〔実施例〕

第２図は、本発明の一実施例によるショットキバリア形
ＦＥＴ　（ＭＥＳＦＥＴ）が完成されるまでの各製造工
程におけるＦＥＴ断面である。以下にこの製造工程につ
いて説明する。

まず、半絶縁性ＧａＡｓ半導体基板１の表層部に動作層
２を形成する（第２図（ａ）参照）。この動作層２は、
例えば、ドーズ量３Ｘ１０１２個／ｃｍ”のＳｉ＋イオ
ンが３０ＫｅＶの電界の下で加速されるイオン注入法に
よって形成される。次に、フォトリソグラフィ技術を用
いてダミーゲート３を形成する。ダミーゲート３の材質
はレジスト材であり、この時のダミーゲート３のゲート
長に対応する寸法はｇ、である。引き続いて、このダミ
ーゲート３をマスクとしたイオン注入法により、不純物
濃度の高いｎ＋形の高濃度層（ｎ　領域）４を形成する
（同図（ｂ）参照）。このイオン注入は、ドーズ量４Ｘ
１０１３個／Ｃｍ２のＳｉ＋イオンが１２０ＫｅＶの電
界印加の下で加速されることによって行われる。

次に、ダミーゲート３を含む基板全体上にＳｉＯ２やＳ
ｉＮなどからなる絶縁膜５を低温で形成する（同図（Ｃ
）参照）。そして、ダミーゲート３をリフトオフし、ダ
ミーゲート３の跡に反転パターンを有する絶縁膜５を形
成する（同図（ｄ）参照）。この後、半導体基板１に注
入されたＳｉ＋イオンの活性化を図るため、８００℃の
温度下で２０分のアニール処理を実施する。次に、フォ
トリソグラフィ技術を用いて、絶縁膜５のオーミック電
極形成部を選択的に除去する。そして、除去後に露出し
たｎ＋領域４上にＡ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ金属から
なるソース電極６およびドレイン電極７を形成する（同
図（ｅ）参照）。

オーミック電極形成後、フォトリソグラフィ技術によっ
てゲート電極パターンを基板上に形成する。このパター
ンはソース電極６側にオフセットするように、つまり、
ゲートの中心部がソース電極６側に片寄るように形成す
る。そして、このゲート電極パターンに例えばＴ　ｉ　
／　Ｐ　ｔ　／　Ａ　ｕからなる低抵抗金属を蒸着し、
リフトオフ法により不要部分の金属を除いてゲート電極
８を形成する。

この結果、第１図に示される構造のＭＥＳＦＥＴが完成
される。このゲート電極８の一部は動作層２に接触して
おり、残部はソース電極６に隣接する絶縁膜５上に重な
っている。

このように本実施例によれば、ゲート電極８は一部かソ
ース電極６側の絶縁膜５上に重なって片寄って形成され
るため、ゲート電極８とドレイン電極７との間に一定の
距離が確保される。このため、ＦＥＴのドレイン耐圧を
大きくすることが可能になる。しかも、ゲート電極８の
残部のみが動作層２上に形成されるため、実質的なゲー
ト長Ω　は動作層２に接触するゲート電極８部分によっ
て決定される。つまり、ゲート電極８のメタル長ｐＭを
１，０μｍとし、ソース電極６側での絶縁膜５上へのオ
ーバーラツプ量を０．５μｍとすれば、実際のゲート長
ｇ　は０．５μｍになる。

このように、ゲート電極８が絶縁膜５上にオーバーラツ
プしているため、ゲート電極８と動作層２とが接触する
真のゲート長ｇ　は容易に短縮することが可能であり、
実質的にサブハーフミクロン級のゲート長を容易に作製
することが可能になる。

また、ｎ　領域４はダミーゲート３をマスクにしたイオ
ン法人法により形成されるため、従来のように、ゲート
電極８に耐熱性の材料を用いる必要がなくなる。従って
、ゲート抵抗の増大を招くことはない。しかも、ソース
電極６側において、ｎ＋領域４はダミーゲート３跡に形
成されるゲート電極８に対して自己整合的に形成される
。このため、ショットキ接合部からソース電極６までの
抵抗分は低減し、ソース寄生抵抗が小さくなる。

〔発明の効果〕

以上説明したように本発明によれば、ソース抵抗および
ゲート抵抗が低く、また、ドレイン耐圧が高く、しかも
、ゲート長が０．５μｍ以下のＦＥＴを容易に提供する
ことが可能になる。従って本発明は、特に、高周波帯域
で高出力の素子に利用すると効果的である。

【図面の簡単な説明】

第１図は本発明の一実施例によるＭＥ　Ｓ　Ｆ　ＥＴの
構造を示す断面図、第２図は第１図に示されたＭＥＳＦ
ＥＴが製造されるまでの各工程におけるＦＥＴ断面図で
ある。 １・・・半絶縁性ＧａＡｓ半導体基板、２・・・動作層
、・・ダミーゲート、 ４・・・高濃度層、 ５・・・絶縁膜、 ６　・・ ソース電極、 ７・・・ドレイ ン電極、 ８・・・ゲー ト 電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表層部に形成された動作層と、この動
   作層に接する周囲に形成された不純物濃度の高い高濃度
   層と、この高濃度層上に形成されたドレイン電極および
   ソース電極と、一部が前記動作層に接触し残部が前記ソ
   ース電極に隣接する絶縁膜上に重なったゲート電極とを
   備えて構成される電界効果トランジスタ。 ２、半導体基板の表層部に動作層を形成する工程と、こ
   の動作層上にダミーゲートを形成する工程と、このダミ
   ーゲートをマスクにしたイオン注入法により不純物濃度
   の高い高濃度層を形成する工程と、前記ダミーゲート跡
   に反転パターンを有する絶縁膜を形成する工程と、この
   絶縁膜を選択的に除去して露出した前記高濃度層上にソ
   ース電極およびドレイン電極を形成する工程と、ドレイ
   ン電極を形成する工程と、一部が前記反転パターンに露
   出した前記動作層に接触し残部が前記ソース電極に隣接
   する前記絶縁膜上に重なったゲート電極を形成する工程
   とを備えたことを特徴とする電界効果トランジスタの製
   造方法。