JP2009099890A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート電極同士の間隔を短縮することができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１３の表面にリセス溝１４が形成されている。リセス溝１４の底部に絶縁膜１５が形成されている。絶縁膜１５を覆うようにゲート電極１６が形成されている。ゲート電極１６は、絶縁膜１５を挟んで両側においてリセス溝１４の底部に接する。絶縁膜１５を挟んで両側にデュアルゲートが自己整合的に形成されるため、ゲート電極同士の間隔を短縮することができる。
【選択図】図１

Description

本発明は、デュアルゲート電界効果トランジスタに関し、特にゲート電極同士の間隔を短縮することができる半導体装置及びその製造方法に関するものである。

ゲート電極が２つあるデュアルゲート電界効果トランジスタ（FET: field effect transistor）が用いられている（例えば、特許文献１〜３参照）。

図１３は、従来の半導体装置を示す断面図である。ソース電極１１及びドレイン電極１２が半導体基板１３上に形成されている。ソース電極１１とドレイン電極１２との間において半導体基板１３の表面にリセス溝１４ａ，１４ｂが形成されている。リセス溝１４ａ，１４ｂの底部にそれぞれゲート電極１６ａ，１６ｂが形成されている。このように従来の半導体装置は、２つの分離されたゲート電極１６ａ，１６ｂを有していた。

従来の半導体装置の製造方法について説明する。まず、図１４に示すように、半導体基板１３上にソース電極１１及びドレイン電極１２を形成する。そして、ソース電極１１とドレイン電極１２との間に開口１７ａ，１７ｂを有するレジスト１８を半導体基板１３上に形成する。

次に、図１５に示すように、レジスト１８をマスクとして半導体基板１３の表面をエッチングしてリセス溝１４ａ，１４ｂを形成する。

次に、図１６に示すように、レジスト１８をマスクとして導電性材料を半導体基板１３の表面に対して垂直に蒸着して、リセス溝１４ａ，１４ｂの底部にそれぞれゲート電極１６ａ，１６ｂを形成する。その後、レジスト１８及びその上に堆積された導電性材料を除去することで、図１３の半導体装置を得ることができる。

特開昭６０−９１７０号公報 特開平６−２２４４４３号公報 特開２００２−６４２１１号公報

従来の半導体装置は、上記のようないわゆるマルチフィンガーゲート構造を採用していた。このため、ゲート電極同士の間隔は、ゲート電極のリフトオフ性やレジスト形成方法などによって制限され、ある程度広くとる必要があった。従って、チップ面積が大きくなるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極同士の間隔を短縮することができる半導体装置及びその製造方法を得るものである。

本発明に係る半導体装置は、表面にリセス溝が形成された半導体基板と、リセス溝の底部に形成された絶縁膜と、絶縁膜を覆うように形成され、絶縁膜を挟んで両側においてリセス溝の底部に接するゲート電極とを備える。本発明のその他の特徴は以下に明らかにする。

本発明により、ゲート電極同士の間隔を短縮することができる。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置はデュアルゲート電界効果トランジスタである。

ソース電極１１及びドレイン電極１２が半導体基板１３上に形成されている。ソース電極１１とドレイン電極１２との間において半導体基板１３の表面にリセス溝１４が形成されている。リセス溝１４の底部に絶縁膜１５が形成されている。絶縁膜１５を覆うようにゲート電極１６が形成されている。ゲート電極１６は、絶縁膜１５を挟んで両側においてリセス溝１４の底部に接する。

本実施の形態に係る半導体装置の製造方法について説明する。まず、図２に示すように、半導体基板１３上にソース電極１１及びドレイン電極１２を形成する。そして、ソース電極１１とドレイン電極１２との間に開口１７を有するレジスト１８を半導体基板１３上に形成する。

次に、図３に示すように、レジスト１８をマスクとして半導体基板１３の表面をエッチングしてリセス溝１４を形成する。

次に、図４に示すように、レジスト１８をマスクとしてＳｉＯ_２（絶縁性材料）を半導体基板１３の表面に対して垂直に蒸着して、リセス溝１４の底部に絶縁膜１５を形成する。

次に、図５に示すように、レジスト１８をマスクとしてＴｉ／Ｐｔ／Ａｕ（導電性材料）を半導体基板１３の表面に対して斜めに蒸着して、絶縁膜１５を挟んで両側においてリセス溝１４の底部に接するゲート電極１６を絶縁膜１５を覆うように形成する。その後、レジスト１８及びその上に堆積された絶縁性材料と導電性材料を除去すること（リフトオフ）で、図１の半導体装置を得ることができる。

本実施の形態に係る半導体装置及びその製造方法であれば、絶縁膜１５を挟んで両側にデュアルゲートが自己整合的に形成される。このため、ゲート電極同士の間隔を短縮することができる。

実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置を示す断面図である。この半導体装置は２段リセス型デュアルゲート電界効果トランジスタである。絶縁膜１５の外周部とリセス溝１４の底部との間に空隙１９が形成されている。その他の構成は実施の形態１と同様である。

本実施の形態に係る半導体装置の製造方法について説明する。まず、実施の形態１と同様に図２〜４の工程を行う。

次に、図７に示すように、レジスト１８及び絶縁膜１５をマスクとして半導体基板１３をエッチングして、絶縁膜１５の外周部とリセス溝１４の底部との間に空隙１９を形成する。ここで、半導体基板１３としてＧａＡｓ基板を用いた場合、例えば硫酸／過酸化水素混合溶液を用いてエッチングを行う。

次に、図８に示すように、レジスト１８をマスクとしてＴｉ／Ｐｔ／Ａｕ（導電性材料）を半導体基板１３の表面に対して斜めに蒸着して、絶縁膜１５を挟んで両側においてリセス溝１４の底部に接するゲート電極１６を絶縁膜１５を覆うように形成する。その後、レジスト１８及びその上に堆積された絶縁性材料と導電性材料を除去することで、図６の半導体装置を得ることができる。

実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置を示す断面図である。この半導体装置は分離型デュアルゲート電界効果トランジスタである。ゲート電極１６は絶縁膜１５を挟んで両側の部分に分離されている。その他の構成は実施の形態１と同様である。

本実施の形態に係る半導体装置の製造方法について説明する。まず、実施の形態１と同様に図２〜５の工程を行う。

次に、図１０に示すように、レジスト１８をマスクとしてゲート電極１６をイオンミリング又はドライエッチング（異方性エッチング）して、ゲート電極１６を絶縁膜１５を挟んで両側の部分に分離する。その後、レジスト１８及びその上に堆積された絶縁性材料と導電性材料を除去することで、図９の半導体装置を得ることができる。

実施の形態４．
図１１は、本発明の実施の形態４に係る半導体装置を示す断面図である。この半導体装置は２段リセス型分離型デュアルゲート電界効果トランジスタである。ゲート電極１６は絶縁膜１５を挟んで両側の部分に分離されている。その他の構成は実施の形態２と同様である。

本実施の形態に係る半導体装置の製造方法について説明する。まず、実施の形態１と同様に図２〜４の工程を行い、実施の形態２と同様に図７，８の工程を行う。

次に、図１２に示すように、レジスト１８をマスクとしてゲート電極１６をイオンミリング又はドライエッチング（異方性エッチング）して、ゲート電極１６を絶縁膜１５を挟んで両側の部分に分離する。その後、レジスト１８及びその上に堆積された絶縁性材料と導電性材料を除去することで、図１１の半導体装置を得ることができる。

本発明の実施の形態１に係る半導体装置を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態４に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。

符号の説明

１３ 半導体基板
１４ リセス溝
１５ 絶縁膜
１６ ゲート電極
１７ 開口
１８ レジスト
１９ 空隙

Claims (5)

1. 表面にリセス溝が形成された半導体基板と、
   前記リセス溝の底部に形成された絶縁膜と、
   前記絶縁膜を覆うように形成され、前記絶縁膜を挟んで両側において前記リセス溝の底部に接するゲート電極とを備えることを特徴とする半導体装置。
2. 前記絶縁膜の外周部と前記リセス溝の底部との間に空隙が形成されていることを特徴とする請求項１に記載の半導体装置。
3. 開口を有するレジストを半導体基板上に形成する工程と、
   前記レジストをマスクとして前記半導体基板の表面をエッチングしてリセス溝を形成する工程と、
   前記レジストをマスクとして絶縁性材料を前記半導体基板の表面に対して垂直に蒸着して、前記リセス溝の底部に絶縁膜を形成する工程と、
   前記レジストをマスクとして導電性材料を前記半導体基板の表面に対して斜めに蒸着して、前記絶縁膜を挟んで両側において前記リセス溝の底部に接するゲート電極を前記絶縁膜を覆うように形成する工程とを備えることを特徴とする半導体装置の製造方法。
4. 前記レジスト及び前記絶縁膜をマスクとして前記半導体基板をエッチングして、前記絶縁膜の外周部と前記リセス溝の底部との間に空隙を形成する工程を更に備えることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記レジストをマスクとして前記ゲート電極を異方性エッチングして、前記ゲート電極を前記絶縁膜を挟んで両側の部分に分離する工程を更に備えることを特徴とする請求項３又は４に記載の半導体装置の製造方法。

Images