JP5309486B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5309486B2 JP5309486B2 JP2007178065A JP2007178065A JP5309486B2 JP 5309486 B2 JP5309486 B2 JP 5309486B2 JP 2007178065 A JP2007178065 A JP 2007178065A JP 2007178065 A JP2007178065 A JP 2007178065A JP 5309486 B2 JP5309486 B2 JP 5309486B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- manufacturing
- resist
- demonstrating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
本発明は、複数のゲート電極を有する半導体装置の製造方法に関し、特にゲート電極の配置間隔を小さくしても所望のゲート電極のパターンを安定して形成することができ、特性・信頼性の劣化を防ぐことができる半導体装置の製造方法に関するものである。
複数のゲート電極を有するマルチゲート電界効果トランジスタ（FET: Field effect transistor）が提案されている（例えば、特許文献１参照）。この種の従来の半導体装置の製造方法について図面を用いて説明する。
まず、図３３に示すように、半導体基板１１上に、リフトオフ法を用いてソース電極２４及びドレイン電極２５を形成する。次に、半導体基板１１上にレジスト１０１を形成し、露光及び現像によりレジスト１０１をパターニングする。このレジスト１０１をマスクとして半導体基板１１を所望の深さまで異方性エッチングして、複数の凹部１４を形成する。
次に、図３４に示すように、全面に蒸着法を用いて金属膜１０２を形成する。次に、図３５の上面図及び図３６の断面図に示すように、リフトオフ法を用いてレジスト１０１及びその上の金属膜１０２を除去して、凹部１４内にゲート電極２３を形成する。
特性を改善するためにゲート電極２３の配置間隔を小さくする場合、図３７に示すように、パターニングされたレジスト１０１の設置面が小さくなって工程途中で飛散する場合があった。これにより、図３８に示すように、所望のゲート電極２３のパターンを安定して形成できないという問題があった。
また、ゲート電極２３の形成に蒸着及びリフトオフ法を用いるため、図３９に示すように、ゲート電極２３の近傍にメタル屑が落下して、特性・信頼性の劣化を招くという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極の配置間隔を小さくしても所望のゲート電極のパターンを安定して形成することができ、特性・信頼性の劣化を防ぐことができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、半導体基板上に複数の凹部を形成する工程と、複数の凹部の内壁を覆うように半導体基板上に絶縁膜を形成する工程と、絶縁膜上にレジストを形成し、露光及び現像によりレジストに、複数の凹部上において、対応する凹部よりも幅が狭い複数の開口をそれぞれ形成する工程と、レジストをマスクとして絶縁膜を異方性エッチングして凹部の底面の一部を露出させ、レジストを除去する工程と、露出した凹部の底面及び絶縁膜上に導体膜を形成する工程と、複数の凹部以外の領域において導体膜を除去して、それぞれの凹部内に残された導体膜によりゲート電極を形成する工程と、ゲート電極を形成した領域の近傍において半導体基板上にソース電極及びドレイン電極を形成する工程とを有し、ゲート電極を形成する工程において、導体膜を全面的に異方性エッチングして、複数の凹部以外の領域において導体膜を除去して凹部の底面に導体膜を残す。本発明のその他の特徴は以下に明らかにする。
本発明により、ゲート電極の配置間隔を小さくしても所望のゲート電極のパターンを安定して形成することができ、特性・信頼性の劣化を防ぐことができる。
実施の形態１．
以下、本発明の実施の形態１に係る半導体装置の製造方法について図面を用いて説明する。
以下、本発明の実施の形態１に係る半導体装置の製造方法について図面を用いて説明する。
まず、図１の上面図及び図２の断面図に示すように、半導体基板１１上にレジスト１２を平滑に塗布し、露光及び現像によりレジスト１２に複数の開口１３を形成する。そして、レジスト１２をマスクとし、リン酸等のエッチング液を用いて、半導体基板１１を所望の深さまでエッチングして、複数の凹部１４を形成する。その後、レジスト１２を除去する。
次に、図３の上面図及び図４の断面図に示すように、複数の凹部１４の内壁を覆うように半導体基板１１上に絶縁膜１５を形成する。絶縁膜１５上にレジスト１６を形成し、露光及び現像によりレジスト１６に複数の開口１７を形成する。複数の開口１７は、対応する凹部１４上にそれぞれ配置されている。また、開口１７の幅は、対応する凹部１４の幅よりも狭い。
次に、図５の上面図及び図６の断面図に示すように、レジスト１６をマスクとし、ＲＩＥ（Reactive Ion Etching）法を用いて絶縁膜１５を異方性エッチングして、それぞれの凹部１４の底面の一部を露出させる。その後、レジスト１６を除去する。
次に、図７の上面図及び図８の断面図に示すように、スパッタ法を用いて露出した凹部１４の底面及び絶縁膜１５上にＷＳｉＮ膜２１（導体膜）を形成する。さらに、スパッタ法を用いてＷＳｉＮ膜２１の上にＡｕ膜２２（導体膜）を形成する。
次に、図９の上面図及び図１０の断面図に示すように、マスクを用いずに、ミリング法を用いてＡｕ膜２２を異方性エッチングし、ＲＩＥ法を用いてＷＳｉＮ膜２１を異方性エッチングして、複数の凹部１４以外の領域においてＡｕ膜２２及びＷＳｉＮ膜２１を除去して絶縁膜１５を露出させる。それぞれの凹部１４内に残されたＡｕ膜２２及びＷＳｉＮ膜２１によりゲート電極２３が形成される。
次に、図１１の上面図及び図１２の断面図に示すように、ゲート電極２３を形成した領域の近傍において半導体基板１１上にソース電極２４及びドレイン電極２５を形成する。
次に、図１３の上面図及び図１４の断面図に示すように、全面に層間絶縁膜２６を形成する。そして、層間絶縁膜２６にコンタクトホールを開口し、このコンタクトホールに金属を埋め込むことで、ソース電極２４、ドレイン電極２５及びゲート電極２３にそれぞれ接続される第１配線電極２７を形成する。以上の工程により半導体装置が製造される。
本実施の形態では、リフトオフ法を使わないため、レジスト１２，１６の膜厚を薄くすることができる。これにより、ゲート電極２３の配置間隔を小さくしても、レジスト１２，１６が工程途中で飛散することは無いため、所望のゲート電極のパターンを安定して形成することができる。また、リフトオフ法を使わないことでゲート電極２３の近傍にメタル屑が落下する可能性は低いため、特性・信頼性の劣化を防ぐことができる。
実施の形態２．
以下、本発明の実施の形態２に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
以下、本発明の実施の形態２に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
まず、実施の形態１と同様に図１〜８の工程を行う。次に、図１５に示すように、Ａｕ膜２２上にレジスト３１（保護層）を平滑に塗布する。そして、アッシング法を用いてレジスト３１をエッチバックして、凹部１４以外の領域においてレジスト３１を除去してＡｕ膜２２を露出させる。これにより、複数の凹部１４上においてＡｕ膜２２がレジスト３１で覆われる。
次に、図１６に示すように、レジスト３１をマスクとし、ミリング法を用いてＡｕ膜２２を異方性エッチングし、ＲＩＥ法を用いてＷＳｉＮ膜２１を異方性エッチングして、凹部１４以外の領域においてＡｕ膜２２及びＷＳｉＮ膜２１を除去して絶縁膜１５を露出させる。その後、レジスト３１を除去する。凹部１４内に残されたＡｕ膜２２及びＷＳｉＮ膜によりゲート電極２３が形成される。
本実施の形態では、実施の形態１と同様の効果を得ることができる。また、実施の形態１よりもゲート電極２３を厚くすることができるので、ゲート抵抗を減少させてトランジスタの特性を向上させることができる。
実施の形態３．
以下、本発明の実施の形態３に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
以下、本発明の実施の形態３に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
まず、実施の形態１と同様に図１〜８の工程を行う。次に、図１７に示すように、層間絶縁膜３２（保護層）を全面に形成し、ＲＩＥ法を用いて層間絶縁膜３２をエッチバックして、凹部１４以外の領域において層間絶縁膜３２を除去してＡｕ膜２２を露出させる。これにより、複数の凹部１４上においてＡｕ膜２２が層間絶縁膜３２で覆われる。
次に、図１８に示すように、層間絶縁膜３２をマスクとし、ミリング法を用いてＡｕ膜２２を異方性エッチングし、ＲＩＥ法を用いてＷＳｉＮ膜２１をエッチングして、凹部１４以外の領域においてＡｕ膜２２及びＷＳｉＮ膜２１を除去して絶縁膜１５を露出させる。凹部１４内に残されたＷＳｉＮ膜２１及びＡｕ膜２２によりゲート電極２３が形成される。
本実施の形態では、実施の形態１と同様の効果を得ることができる。また、実施の形態１よりもゲート電極２３を厚くすることができるので、ゲート抵抗を減少させてトランジスタの特性を向上させることができる。
実施の形態４．
以下、本発明の実施の形態４３に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
以下、本発明の実施の形態４３に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
まず、実施の形態１と同様に図１〜８の工程を行う。次に、図１９の上面図及び図２０の断面図に示すように、レジスト３３を平滑に塗布し、露光及び現像により凹部１４及び凹部１４に隣接する領域にレジスト３３を残し、それ以外の領域においてレジスト３３を除去する。
次に、図２１の上面図及び図２２の断面図に示すように、レジスト３３をマスクとし、ミリング法を用いてＡｕ膜２２をエッチングし、ＲＩＥ法を用いてＷＳｉＮ膜２１をエッチングして、凹部１４及び凹部１４に隣接する領域以外の領域においてＡｕ膜２２及びＷＳｉＮ膜２１を除去して絶縁膜１５を露出させる。その後、レジスト３３を除去する。凹部１４内に残されたＡｕ膜２２及びＷＳｉＮ膜によりゲート電極２３が形成される。また、凹部１４に隣接する領域に配線電極３４が形成される。
本実施の形態では、実施の形態２，３と同様の効果を得ることができる。また、レジストパターン形成工程が増えるものの、ゲート電極２３と接続された配線電極３４を作ることができるので、他パターンとの接続が簡単になる。
実施の形態５．
以下、本発明の実施の形態５に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
以下、本発明の実施の形態５に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
まず、実施の形態１と同様に図１〜８の工程を行う。次に、図２３の上面図及び図２４の断面図に示すように、レジスト３５を平滑に塗布し、露光及び現像により凹部１４、凹部１４に隣接する領域、及びキャパシタ形成領域にレジスト３５を残し、それ以外の領域においてレジスト３５を除去する。
次に、図２５の上面図及び図２６の断面図に示すように、レジスト３５をマスクとし、ミリング法を用いてＡｕ膜２２をエッチングし、ＲＩＥ法を用いてＷＳｉＮ膜２１をエッチングして、凹部１４、凹部１４に隣接する領域及びキャパシタ形成領域以外の領域においてＡｕ膜２２及びＷＳｉＮ膜２１を除去して絶縁膜１５を露出させる。その後、レジスト３５を除去する。凹部１４内に残されたＡｕ膜２２及びＷＳｉＮ膜によりゲート電極２３が形成される。また、凹部１４に隣接する領域に配線電極３４が形成される。そして、キャパシタの下層電極３６も形成される。
次に、層間絶縁膜２６を形成した後、層間絶縁膜２６にコンタクトホールを形成し、第１配線電極２７、第２配線電極３７を形成する。
本実施の形態では、実施の形態４と同様の効果を得ることができる。また、ゲート電極２３と同時にキャパシタの下層電極３６も形成できるので、プロセス工期を短縮することができる。
実施の形態６．
以下、本発明の実施の形態６に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
以下、本発明の実施の形態６に係る半導体装置の製造方法について図面を用いて説明する。図１〜１４と同様の構成要素には同じ番号を付し、説明を省略する。
まず、実施の形態１と同様に図１〜８の工程を行う。次に、図２７の上面図及び図２８の断面図に示すように、層間絶縁膜２６を全面に形成する。そして、レジスト３８を平滑に塗布し、露光及び現像により凹部１４、凹部１４に隣接する領域、及びキャパシタ形成領域にレジスト３８を残し、それ以外の領域においてレジスト３８を除去する。
次に、図２９の上面図及び図３０の断面図に示すように、レジスト３８をマスクとし、ＲＩＥ法を用いて層間絶縁膜２６をエッチングし、ミリング法を用いてＡｕ膜２２をエッチングし、ＲＩＥ法を用いてＷＳｉＮ膜２１をエッチングして、凹部１４、凹部１４に隣接する領域及びキャパシタ形成領域以外の領域において層間絶縁膜２６、Ａｕ膜２２及びＷＳｉＮ膜２１を除去して絶縁膜１５を露出させる。その後、レジスト３８を除去する。凹部１４内に残されたＡｕ膜２２及びＷＳｉＮ膜によりゲート電極２３が形成される。また、凹部１４に隣接する領域に配線電極３４が形成される。そして、キャパシタの下層電極３６も形成される。
次に、図３１の上面図及び図３２の断面図に示すように、層間絶縁膜２６にコンタクトホールを形成し、第１配線電極２７、第２配線電極３７を形成する。
本実施の形態では、実施の形態４と同様の効果を得ることができる。また、ゲート電極２３と同時にキャパシタの下層電極３６も形成できるので、プロセス工期を短縮することができる。
１１ 半導体基板
１４ 凹部
１５ 絶縁膜
１６ レジスト
１７ 開口
２１ ＷＳｉＮ膜（導体膜）
２２ Ａｕ膜（導体膜）
２３ ゲート電極
２４ ソース電極
２５ ドレイン電極
３１，３３，３５，３８ レジスト（保護層）
３２ 層間絶縁膜（保護層）
２７，３４，３７ 配線電極
３６ キャパシタの下層電極
１４ 凹部
１５ 絶縁膜
１６ レジスト
１７ 開口
２１ ＷＳｉＮ膜（導体膜）
２２ Ａｕ膜（導体膜）
２３ ゲート電極
２４ ソース電極
２５ ドレイン電極
３１，３３，３５，３８ レジスト（保護層）
３２ 層間絶縁膜（保護層）
２７，３４，３７ 配線電極
３６ キャパシタの下層電極
Claims (1)
- 半導体基板上に複数の凹部を形成する工程と、
前記複数の凹部の内壁を覆うように前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にレジストを形成し、露光及び現像により前記レジストに、前記複数の凹部上において、対応する凹部よりも幅が狭い複数の開口をそれぞれ形成する工程と、
前記レジストをマスクとして前記絶縁膜を異方性エッチングして前記凹部の底面の一部を露出させ、前記レジストを除去する工程と、
露出した前記凹部の底面及び前記絶縁膜上に導体膜を形成する工程と、
前記複数の凹部以外の領域において前記導体膜を除去して、それぞれの凹部内に残された前記導体膜によりゲート電極を形成する工程と、
前記ゲート電極を形成した領域の近傍において前記半導体基板上にソース電極及びドレイン電極を形成する工程とを有し、
前記ゲート電極を形成する工程において、前記導体膜を全面的に異方性エッチングして、前記複数の凹部以外の領域において前記導体膜を除去して前記凹部の底面に前記導体膜を残すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007178065A JP5309486B2 (ja) | 2007-07-06 | 2007-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007178065A JP5309486B2 (ja) | 2007-07-06 | 2007-07-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009016643A JP2009016643A (ja) | 2009-01-22 |
| JP5309486B2 true JP5309486B2 (ja) | 2013-10-09 |
Family
ID=40357178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007178065A Expired - Fee Related JP5309486B2 (ja) | 2007-07-06 | 2007-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5309486B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522159B2 (ja) * | 1993-06-24 | 1996-08-07 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| JP2643812B2 (ja) * | 1993-12-24 | 1997-08-20 | 日本電気株式会社 | 電界効果型トランジスタのゲート電極形成方法 |
| JP2637937B2 (ja) * | 1995-01-30 | 1997-08-06 | 関西日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JP2912187B2 (ja) * | 1995-04-24 | 1999-06-28 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP3121272B2 (ja) * | 1995-11-15 | 2000-12-25 | 松下電子工業株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2002064211A (ja) * | 2000-08-18 | 2002-02-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
2007
- 2007-07-06 JP JP2007178065A patent/JP5309486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009016643A (ja) | 2009-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5105785B2 (ja) | 半導体素子の製造方法 | |
| JP2005039270A (ja) | メモリ素子およびその製造方法 | |
| KR101150586B1 (ko) | 반도체 소자의 형성 방법 | |
| JP5309486B2 (ja) | 半導体装置の製造方法 | |
| KR100818886B1 (ko) | 트랜치 ｍｏｓｆｅｔ 디바이스 제조 방법 | |
| JP2010165907A (ja) | 半導体装置の製造方法 | |
| KR100924006B1 (ko) | 반도체소자의 콘택홀 형성 방법 | |
| JP3408095B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2007035728A (ja) | 半導体装置及びその製造方法 | |
| JP2007067250A (ja) | 半導体装置の製造方法 | |
| JP2009059770A (ja) | 半導体装置及びその製造方法 | |
| KR101119158B1 (ko) | 반도체 소자의 형성 방법 | |
| JP2007081230A (ja) | 半導体装置及びその製造方法 | |
| KR100568789B1 (ko) | 반도체 소자 제조방법 | |
| JP3223904B2 (ja) | 半導体装置の製造方法 | |
| JP2008205366A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2008103501A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH11214678A (ja) | 半導体装置およびその製造方法 | |
| KR100425935B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JP2009099890A (ja) | 半導体装置及びその製造方法 | |
| KR101167192B1 (ko) | 고전압 소자 제조방법 | |
| JP2006351998A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100935197B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| JP4631863B2 (ja) | 半導体装置の製造方法 | |
| KR20030002525A (ko) | 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100611 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130604 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130617 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5309486 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |