JP2002064211A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002064211A JP2002064211A JP2000248380A JP2000248380A JP2002064211A JP 2002064211 A JP2002064211 A JP 2002064211A JP 2000248380 A JP2000248380 A JP 2000248380A JP 2000248380 A JP2000248380 A JP 2000248380A JP 2002064211 A JP2002064211 A JP 2002064211A
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- gate electrode
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 複数のゲート電極を有する半導体装置の、複
数のゲート閾値を等しくすることにより、電力分圧が均
等に行われる半導体装置を提供することを目的とする。 【解決手段】 ＧａＡｓ基板１と、ＧａＡｓ基板１上に
形成されたソース電極およびドレイン電極と、ソース電
極とドレイン電極との間に形成された第１のゲート電極
９および第２のゲート電極１０とを備え、第１のゲート
電極９のゲート長と、第２のゲート電極１０のゲート長
との長さを異なる値に設定する。
数のゲート閾値を等しくすることにより、電力分圧が均
等に行われる半導体装置を提供することを目的とする。 【解決手段】 ＧａＡｓ基板１と、ＧａＡｓ基板１上に
形成されたソース電極およびドレイン電極と、ソース電
極とドレイン電極との間に形成された第１のゲート電極
９および第２のゲート電極１０とを備え、第１のゲート
電極９のゲート長と、第２のゲート電極１０のゲート長
との長さを異なる値に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、例えばデジタルセルラー電話の高
周波回路電子素子に用いられるデュアルゲート電界効果
トランジスタに適用しうるものである。
その製造方法に関し、例えばデジタルセルラー電話の高
周波回路電子素子に用いられるデュアルゲート電界効果
トランジスタに適用しうるものである。
【０００２】
【従来の技術】現在、自動車電話や携帯電話等の携帯端
末においては半導体電界効果トランジスタ（ＦＥＴ：fi
eld effect transistor）を使用して準マイクロ波信号
を処理する場合が多い。特に準マイクロ波帯を使用する
場合、携帯端末に要求される各種の条件（即ち小型、低
電圧駆動及び低消費電力）を実現できるガリウム砒素電
界効果トランジスタを用いたＭＭＩＣの開発が重要とな
ってきている。
末においては半導体電界効果トランジスタ（ＦＥＴ：fi
eld effect transistor）を使用して準マイクロ波信号
を処理する場合が多い。特に準マイクロ波帯を使用する
場合、携帯端末に要求される各種の条件（即ち小型、低
電圧駆動及び低消費電力）を実現できるガリウム砒素電
界効果トランジスタを用いたＭＭＩＣの開発が重要とな
ってきている。
【０００３】これら、ガリウム砒素電界効果トランジス
タを用いたマイクロ波信号処理デバイスの一つにデュア
ルゲート電界効果トランジスタがある。これは、ソース
電極とドレイン電極の間に２本のゲート電極を備えた電
界効果トランジスタである。制御用電極としてゲート電
極が２本あるために２系統の信号を隔離して独立に印加
できる。このため、信号数が複数の機能回路では、信号
合成回路を用いないで回路を構成できる。このような特
徴を利用して、利得制御増幅器、ミキサ、周波数逓倍
器、移相器、変調器などに用いられる。
タを用いたマイクロ波信号処理デバイスの一つにデュア
ルゲート電界効果トランジスタがある。これは、ソース
電極とドレイン電極の間に２本のゲート電極を備えた電
界効果トランジスタである。制御用電極としてゲート電
極が２本あるために２系統の信号を隔離して独立に印加
できる。このため、信号数が複数の機能回路では、信号
合成回路を用いないで回路を構成できる。このような特
徴を利用して、利得制御増幅器、ミキサ、周波数逓倍
器、移相器、変調器などに用いられる。
【０００４】図４は、従来の半導体装置であるデュアル
ゲート電界効果トランジスタの製造方法を示す工程断面
図である。
ゲート電界効果トランジスタの製造方法を示す工程断面
図である。
【０００５】まず、図４（ａ）に示すように、光源１か
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
【０００６】次に、図４（ｂ）に示すように、レジスト
層５を現像することにより、レジストパターン６を得
る。
層５を現像することにより、レジストパターン６を得
る。
【０００７】次に、ＧａＡｓ基板７を酒石酸溶液で洗浄
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図４（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図４（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
【０００８】次に、図４（ｄ）に示すように、レジスト
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６上のＳｉＯ2膜８をリフトオフして、Ｓｉ
Ｏ2膜８に、幅がそれぞれＬ１およびＬ２である開口部
８ａおよび８ｂを形成する。ここでは、Ｌ１およびＬ２
がそれぞれ０．２μｍである。
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６上のＳｉＯ2膜８をリフトオフして、Ｓｉ
Ｏ2膜８に、幅がそれぞれＬ１およびＬ２である開口部
８ａおよび８ｂを形成する。ここでは、Ｌ１およびＬ２
がそれぞれ０．２μｍである。
【０００９】次に、図４（ｅ）に示すように、ＧａＡｓ
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
【００１０】次に、Ｔｉ層／Ａｌ層を電子ビーム加熱の
真空蒸着法によって蒸着することにより図４（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
真空蒸着法によって蒸着することにより図４（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
【００１１】以下、図示はしないが、ＧａＡｓ基板７上
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、従来の半導体装置であるデュアルゲート電
界効果トランジスタを完成する。
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、従来の半導体装置であるデュアルゲート電
界効果トランジスタを完成する。
【００１２】
【発明が解決しようとする課題】デュアルゲート電界効
果トランジスタにおいては、電界の強くかかるドレイン
電極側に近いゲート電極の方が閾値の大きさが大きいた
め、２つのゲート電極のゲート長が同じであっても、２
つのゲート電極の閾値が同じ値にはならないという問題
がある。その結果、例えば、ハイパワーをコントロール
するスイッチ回路のシャントとして用いられるデュアル
ゲート電界効果トランジスタにおいては、二つのゲート
の閾値が異なるために入力信号に対する電力分圧が均等
でなくなり、十分なパワーハンドリング能力が得られな
いという問題がある。
果トランジスタにおいては、電界の強くかかるドレイン
電極側に近いゲート電極の方が閾値の大きさが大きいた
め、２つのゲート電極のゲート長が同じであっても、２
つのゲート電極の閾値が同じ値にはならないという問題
がある。その結果、例えば、ハイパワーをコントロール
するスイッチ回路のシャントとして用いられるデュアル
ゲート電界効果トランジスタにおいては、二つのゲート
の閾値が異なるために入力信号に対する電力分圧が均等
でなくなり、十分なパワーハンドリング能力が得られな
いという問題がある。
【００１３】本発明は、複数のゲート電極を有する半導
体装置の複数のゲート閾値を等しくすることにより、電
力分圧が均等に行われる半導体装置を提供することを目
的とする。
体装置の複数のゲート閾値を等しくすることにより、電
力分圧が均等に行われる半導体装置を提供することを目
的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
基板と、前記基板上に形成されたソース電極およびドレ
イン電極と、前記ソース電極と前記ドレイン電極との間
に形成された第１のゲート電極および第２のゲート電極
とを有し、前記第１のゲート電極のゲート長と、前記第
２のゲート電極のゲート長とが互いに異なるものであ
る。
基板と、前記基板上に形成されたソース電極およびドレ
イン電極と、前記ソース電極と前記ドレイン電極との間
に形成された第１のゲート電極および第２のゲート電極
とを有し、前記第１のゲート電極のゲート長と、前記第
２のゲート電極のゲート長とが互いに異なるものであ
る。
【００１５】なお、一般的にゲート長とは、電界効果ト
ランジスタの動作電流に平行な方向のゲート電極の底面
の長さを指す。
ランジスタの動作電流に平行な方向のゲート電極の底面
の長さを指す。
【００１６】本発明では、第１のゲート電極のゲート長
と、第２のゲート電極のゲート長とが互いに異なるよう
に作成するため、二つのゲートの閾値を調整でき、入力
信号に対する電力分圧を均等に行うことができる。
と、第２のゲート電極のゲート長とが互いに異なるよう
に作成するため、二つのゲートの閾値を調整でき、入力
信号に対する電力分圧を均等に行うことができる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００１８】（実施の形態１）まず、本発明の実施の形
態１における半導体装置であるデュアルゲート電界効果
トランジスタおよびその製造方法について説明する。
態１における半導体装置であるデュアルゲート電界効果
トランジスタおよびその製造方法について説明する。
【００１９】図１は、本発明の実施の形態１におけるデ
ュアルゲート電界効果トランジスタ、およびその製造方
法を示す工程断面図である。
ュアルゲート電界効果トランジスタ、およびその製造方
法を示す工程断面図である。
【００２０】まず、図１（ａ）に示すように、光源１か
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
【００２１】本実施の形態においては、光源１は、レン
ズ４の光軸（破線で示す）上から外れた場所に設置され
ている。したがって、光源１から射出した光はレンズ４
に対しては斜めに入射する。
ズ４の光軸（破線で示す）上から外れた場所に設置され
ている。したがって、光源１から射出した光はレンズ４
に対しては斜めに入射する。
【００２２】次に、図１（ｂ）に示すように、レジスト
層５を現像することにより、レジストパターン６ａおよ
び６ｂを得る。ここで、レジストパターン６ａおよび６
ｂは、それぞれ位相シフター３の両端部に対応している
が、光源１から射出した光はレンズ４に対しては斜めに
入射しているために、レジスト層５上ではコマ収差が発
生しており、その結果レジストパターン６ａの幅Ｌ１と
レジストパターン６ｂの幅Ｌ２とは異なる。
層５を現像することにより、レジストパターン６ａおよ
び６ｂを得る。ここで、レジストパターン６ａおよび６
ｂは、それぞれ位相シフター３の両端部に対応している
が、光源１から射出した光はレンズ４に対しては斜めに
入射しているために、レジスト層５上ではコマ収差が発
生しており、その結果レジストパターン６ａの幅Ｌ１と
レジストパターン６ｂの幅Ｌ２とは異なる。
【００２３】次に、ＧａＡｓ基板７を酒石酸溶液で洗浄
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図１（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図１（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
【００２４】次に、図１（ｄ）に示すように、レジスト
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６ａおよび６ｂ上のＳｉＯ2膜８をリフトオ
フして、ＳｉＯ2膜８に、幅がそれぞれＬ１およびＬ２
である開口部８ａおよび８ｂを形成する。
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６ａおよび６ｂ上のＳｉＯ2膜８をリフトオ
フして、ＳｉＯ2膜８に、幅がそれぞれＬ１およびＬ２
である開口部８ａおよび８ｂを形成する。
【００２５】次に、図１（ｅ）に示すように、ＧａＡｓ
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
【００２６】次に、Ｔｉ層／Ａｌ層を電子ビーム加熱の
真空蒸着法によって蒸着することにより図１（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
真空蒸着法によって蒸着することにより図１（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
【００２７】以下、図示はしないが、ＧａＡｓ基板７上
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、本発明の実施の形態１におけるデュアルゲ
ート電界効果トランジスタを完成する。
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、本発明の実施の形態１におけるデュアルゲ
ート電界効果トランジスタを完成する。
【００２８】以上のように形成された電界効果トランジ
スタは、レジストパターン６ａの幅Ｌ１とレジストパタ
ーン６ｂの幅Ｌ２でそれぞれ規定される第１のゲート電
極９のゲート長Ｌ１および第２のゲート電極１０のゲー
ト長Ｌ２が互いに異なる。光源１の位置をずらせば、Ｌ
１およびＬ２の大きさを調整することができる。このよ
うな調整により、第１のゲート電極９および第２のゲー
ト電極１０の閾値を一致させることができる。
スタは、レジストパターン６ａの幅Ｌ１とレジストパタ
ーン６ｂの幅Ｌ２でそれぞれ規定される第１のゲート電
極９のゲート長Ｌ１および第２のゲート電極１０のゲー
ト長Ｌ２が互いに異なる。光源１の位置をずらせば、Ｌ
１およびＬ２の大きさを調整することができる。このよ
うな調整により、第１のゲート電極９および第２のゲー
ト電極１０の閾値を一致させることができる。
【００２９】（実施の形態２）次に、本発明の実施の形
態２における半導体装置であるデュアルゲート電界効果
トランジスタの製造方法について説明する。
態２における半導体装置であるデュアルゲート電界効果
トランジスタの製造方法について説明する。
【００３０】図２は、本発明の実施の形態２におけるデ
ュアルゲート電界効果トランジスタの製造方法を示す工
程断面図である。
ュアルゲート電界効果トランジスタの製造方法を示す工
程断面図である。
【００３１】まず、図２（ａ）に示すように、光源１か
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
【００３２】本実施の形態においては、１８０度位相シ
フター３およびレンズ４とは互いに非平行になるように
設置されている。
フター３およびレンズ４とは互いに非平行になるように
設置されている。
【００３３】次に、図２（ｂ）に示すように、レジスト
層５を現像することにより、レジストパターン６ａおよ
び６ｂを得る。ここで、レジストパターン６ａおよび６
ｂは、それぞれ位相シフター３の両端部に対応している
が、１８０度位相シフター３およびレンズ４とは互いに
非平行になるように設置されているために、レジスト層
５上ではコマ収差が発生しており、その結果レジストパ
ターン６ａの幅Ｌ１とレジストパターン６ｂの幅Ｌ２と
は異なる。
層５を現像することにより、レジストパターン６ａおよ
び６ｂを得る。ここで、レジストパターン６ａおよび６
ｂは、それぞれ位相シフター３の両端部に対応している
が、１８０度位相シフター３およびレンズ４とは互いに
非平行になるように設置されているために、レジスト層
５上ではコマ収差が発生しており、その結果レジストパ
ターン６ａの幅Ｌ１とレジストパターン６ｂの幅Ｌ２と
は異なる。
【００３４】次に、ＧａＡｓ基板７を酒石酸溶液で洗浄
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図２（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図２（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
【００３５】次に、図２（ｄ）に示すように、レジスト
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６ａおよび６ｂ上のＳｉＯ2膜８をリフトオ
フして、ＳｉＯ2膜８に、幅がそれぞれＬ１およびＬ２
である開口部８ａおよび８ｂを形成する。
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６ａおよび６ｂ上のＳｉＯ2膜８をリフトオ
フして、ＳｉＯ2膜８に、幅がそれぞれＬ１およびＬ２
である開口部８ａおよび８ｂを形成する。
【００３６】次に、図２（ｅ）に示すように、ＧａＡｓ
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
【００３７】次に、Ｔｉ層／Ａｌ層を電子ビーム加熱の
真空蒸着法によって蒸着することにより図２（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
真空蒸着法によって蒸着することにより図２（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
【００３８】以下、図示はしないが、ＧａＡｓ基板７上
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、本発明の実施の形態２におけるデュアルゲ
ート電界効果トランジスタを完成する。
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、本発明の実施の形態２におけるデュアルゲ
ート電界効果トランジスタを完成する。
【００３９】以上のように形成された電界効果トランジ
スタは、レジストパターン６ａの幅Ｌ１とレジストパタ
ーン６ｂの幅Ｌ２でそれぞれ規定される第１のゲート電
極９のゲート長Ｌ１および第２のゲート電極１０のゲー
ト長Ｌ２が互いに異なる。１８０度位相シフター３およ
びレンズ４の主面とのなす角を適当に調整すれば、Ｌ１
およびＬ２の大きさを調整することができる。このよう
な調整により、第１のゲート電極９および第２のゲート
電極１０の閾値を一致させることができる。
スタは、レジストパターン６ａの幅Ｌ１とレジストパタ
ーン６ｂの幅Ｌ２でそれぞれ規定される第１のゲート電
極９のゲート長Ｌ１および第２のゲート電極１０のゲー
ト長Ｌ２が互いに異なる。１８０度位相シフター３およ
びレンズ４の主面とのなす角を適当に調整すれば、Ｌ１
およびＬ２の大きさを調整することができる。このよう
な調整により、第１のゲート電極９および第２のゲート
電極１０の閾値を一致させることができる。
【００４０】（実施の形態３）次に、本発明の実施の形
態３におけるデュアルゲート電界効果トランジスタの製
造方法について説明する。
態３におけるデュアルゲート電界効果トランジスタの製
造方法について説明する。
【００４１】図３は、本発明の実施の形態３におけるデ
ュアルゲート電界効果トランジスタの製造方法を示す工
程断面図である。
ュアルゲート電界効果トランジスタの製造方法を示す工
程断面図である。
【００４２】まず、図３（ａ）に示すように、光源１か
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
ら射出した光を透明なマスク２に設けられた１８０度位
相シフター３および縮小露光するためレンズ４に入射さ
せ、位相シフター３およびレンズ４を透過した光をポジ
型の感光層であるレジスト層５に照射することによりレ
ジスト層５をパターンニングする。これは、ブラウンフ
ォーファ回折によるいわゆるシフターエッジ露光法であ
る。なお、レジスト層５は、電界効果トランジスタの動
作に必要な活性層等の構造を含むＧａＡｓ基板７上に形
成されている。
【００４３】本実施の形態においては、位相シフター３
の一つの端部において、位相シフター３の厚さが端に近
い部分ほど薄くなるようなテーパー部３ａが形成されて
いる。
の一つの端部において、位相シフター３の厚さが端に近
い部分ほど薄くなるようなテーパー部３ａが形成されて
いる。
【００４４】次に、図３（ｂ）に示すように、レジスト
層５を現像することにより、レジストパターン６ａおよ
び６ｂを得る。ここで、レジストパターン６ａおよび６
ｂは、それぞれ位相シフター３の両端部のいずれかに対
応しているが、位相シフター３には、テーパー部３ａが
形成されているために、レジスト層５上の、テーパー部
３ａの影に対応する部分において、光が当たらない部分
の幅が広がる。その結果レジストパターン６ａの幅Ｌ１
とレジストパターン６ｂの幅Ｌ２とは異なる。
層５を現像することにより、レジストパターン６ａおよ
び６ｂを得る。ここで、レジストパターン６ａおよび６
ｂは、それぞれ位相シフター３の両端部のいずれかに対
応しているが、位相シフター３には、テーパー部３ａが
形成されているために、レジスト層５上の、テーパー部
３ａの影に対応する部分において、光が当たらない部分
の幅が広がる。その結果レジストパターン６ａの幅Ｌ１
とレジストパターン６ｂの幅Ｌ２とは異なる。
【００４５】次に、ＧａＡｓ基板７を酒石酸溶液で洗浄
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図３（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
し、水洗、乾燥後、電子ビーム加熱による真空蒸着法に
よって図３（ｃ）に示すように、ＳｉＯ2膜８を蒸着す
る。
【００４６】次に、図３（ｄ）に示すように、レジスト
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６ａおよび６ｂ上のＳｉＯ2膜８をリフトオ
フして、ＳｉＯ2膜８に、幅がそれぞれＬ１およびＬ２
である開口部８ａおよび８ｂを形成する。
剥離材を用いてレジストパターン６を溶解して、レジス
トパターン６ａおよび６ｂ上のＳｉＯ2膜８をリフトオ
フして、ＳｉＯ2膜８に、幅がそれぞれＬ１およびＬ２
である開口部８ａおよび８ｂを形成する。
【００４７】次に、図３（ｅ）に示すように、ＧａＡｓ
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
基板７のエッチングを行い電界効果トランジスタのドレ
イン電流、閾値を調整するためのリセス部７ａ、リセス
部７ｂを形成する。
【００４８】次に、Ｔｉ層／Ａｌ層を電子ビーム加熱の
真空蒸着法によって蒸着することにより図３（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
真空蒸着法によって蒸着することにより図３（ｆ）に示
すような第１のゲート電極９および第２のゲート電極１
０をそれぞれ形成する。
【００４９】以下、図示はしないが、ＧａＡｓ基板７上
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、本発明の実施の形態３におけるデュアルゲ
ート電界効果トランジスタを完成する。
に、第１のゲート電極９および第２のゲート電極１０と
を挟むようにドレイン電極およびソース電極を形成する
ことにより、本発明の実施の形態３におけるデュアルゲ
ート電界効果トランジスタを完成する。
【００５０】以上のように形成された電界効果トランジ
スタは、レジストパターン６ａの幅Ｌ１とレジストパタ
ーン６ｂの幅Ｌ２でそれぞれ規定される第１のゲート電
極９のゲート長Ｌ１および第２のゲート電極１０のゲー
ト長Ｌ２が互いに異なる。１８０度位相シフター３のテ
ーパー部３ａのテーパー角を適当に調整すれば、Ｌ１ま
たはＬ２の大きさを調整することができる。このような
調整により、第１のゲート電極９および第２のゲート電
極１０の閾値を一致させることができる。
スタは、レジストパターン６ａの幅Ｌ１とレジストパタ
ーン６ｂの幅Ｌ２でそれぞれ規定される第１のゲート電
極９のゲート長Ｌ１および第２のゲート電極１０のゲー
ト長Ｌ２が互いに異なる。１８０度位相シフター３のテ
ーパー部３ａのテーパー角を適当に調整すれば、Ｌ１ま
たはＬ２の大きさを調整することができる。このような
調整により、第１のゲート電極９および第２のゲート電
極１０の閾値を一致させることができる。
【００５１】以上、本発明の各実施の形態では、デュア
ルゲート電界効果トランジスタについて説明したが、３
本以上のゲート電極を有するマルチゲート電界効果トラ
ンジスタについても同様に実施できる。
ルゲート電界効果トランジスタについて説明したが、３
本以上のゲート電極を有するマルチゲート電界効果トラ
ンジスタについても同様に実施できる。
【００５２】
【発明の効果】以上のように、光源から射出した光を位
相シフターおよびレンズに入射させ、位相シフターおよ
びレンズを透過した光を感光層に照射することにより感
光層をパターンニングする際に、光源の位置を、レンズ
の光軸上から外して形成することにより二つのゲート電
極のゲート長を調節することにより、両ゲート電極の閾
値をそろえることができ、ハイパワー動作に対応できる
半導体装置を提供することができる。
相シフターおよびレンズに入射させ、位相シフターおよ
びレンズを透過した光を感光層に照射することにより感
光層をパターンニングする際に、光源の位置を、レンズ
の光軸上から外して形成することにより二つのゲート電
極のゲート長を調節することにより、両ゲート電極の閾
値をそろえることができ、ハイパワー動作に対応できる
半導体装置を提供することができる。
【図１】本発明の実施の形態１におけるデュアルゲート
電界効果トランジスタの製造方法を示す工程断面図
電界効果トランジスタの製造方法を示す工程断面図
【図２】本発明の実施の形態２におけるデュアルゲート
電界効果トランジスタの製造方法を示す工程断面図
電界効果トランジスタの製造方法を示す工程断面図
【図３】本発明の実施の形態３におけるデュアルゲート
電界効果トランジスタの製造方法を示す工程断面図
電界効果トランジスタの製造方法を示す工程断面図
【図４】従来のデュアルゲート電界効果トランジスタの
製造方法を示す工程断面図
製造方法を示す工程断面図
１ 光源 ２ マスク ３ １８０度位相シフター ３ａ テーパー部 ４ レンズ ５ フォトレジスト ６、６ａ、６ｂ レジストパターン ７ ＧａＡｓ基板 ７ａ、７ｂ リセス部 ８ ＳｉＯ2膜 ８ａ、８ｂ 開口部 ９ 第１のゲート電極 １０ 第２のゲート電極
Claims (4)
- 【請求項１】 基板と、前記基板上に形成されたソース
電極およびドレイン電極と、前記ソース電極と前記ドレ
イン電極との間に形成された第１のゲート電極および第
２のゲート電極とを有し、前記第１のゲート電極のゲー
ト長と、前記第２のゲート電極のゲート長とが互いに異
なることを特徴とする半導体装置。 - 【請求項２】 光源から射出した光を位相シフターおよ
びレンズに入射させ、前記位相シフターおよび前記レン
ズを透過した前記光を感光層に照射することにより前記
感光層をパターンニングする工程を含み、前記光源の位
置が、前記レンズの光軸上から外れていることを特徴と
する半導体装置の製造方法。 - 【請求項３】 光源から射出した光を位相シフターおよ
びレンズに入射させ、前記位相シフターおよび前記レン
ズを透過した前記光を感光層に照射することにより前記
感光層をパターンニングする工程を含み、前記位相シフ
ターと前記レンズとが非平行に配置されていることを特
徴とする半導体装置の製造方法。 - 【請求項４】 光源から射出した光を位相シフターおよ
びレンズに入射させ、前記位相シフターおよび前記レン
ズを透過した前記光を感光層に照射することにより前記
感光層をパターンニングする工程を含み、前記位相シフ
ターの少なくとも一部の端部において、前記位相シフタ
ーの厚さが端に近い部分ほど薄いことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248380A JP2002064211A (ja) | 2000-08-18 | 2000-08-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248380A JP2002064211A (ja) | 2000-08-18 | 2000-08-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064211A true JP2002064211A (ja) | 2002-02-28 |
Family
ID=18738300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248380A Pending JP2002064211A (ja) | 2000-08-18 | 2000-08-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016643A (ja) * | 2007-07-06 | 2009-01-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
2000
- 2000-08-18 JP JP2000248380A patent/JP2002064211A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016643A (ja) * | 2007-07-06 | 2009-01-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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