KR19980050968A - 반도체 소자의 게이트 전극 제조 방법 - Google Patents

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Abstract

본 발명은 X-대역 이상 주파수에서의 저 잡음 수신기, 전력 증폭기, 및 밀리미터파 대역의 MMIC등의 고속 논리회로에 주로 웅용되고 있는 HEMT 등과 같은 고속반도체 소자의 T-형 게이트 전극을 형성하는 방법에 관한 것으로서, 이러한 소자에 있어서는 짧은 게이트 길이와 넓은 단면적의 패턴이 동시에 요구되고 있는데, 기존의 포토리소그래피 방법으로는 게이트-채널의 미세한 선폭을 형성하기에는 해상력이 부족하여 주로 전자빔 리소그래피 기술이 사용되어 왔다. 그러나 전자빔 이용방법은 높은 해상력에도 불구하고 많은 노광 시간이 요구되어 생산성 저하의 문제점이 있었다. 따라서, 본 발명에서는 기존의 공정과는 달리 단층의 레지스트 패턴위에 실리콘 산화막 혹은 실리콘 질화막을 증착 한 후, 이를 이용하여 게이트 다리부분에 대응하는 더미 패턴을 형성한 다음, 이 더미 패턴 자리에 게이트 전극의 다리 부분을 형성하므로써, 해상력 향상을 위한 공정이 필요 없고, 실리콘 질화막의 두께 조절에 의해 아주 작은 미세 선폭(수백 Å)의 게이트 전극을 형성하는 방법을 제공한다.

Description

반도체 소자의 게이트 전극 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 특히 고속 반도체 소자의 T-형 게이트 전극을 형성하는 방법에 관한 것이다.
일반적으로, X-대역 이상의 주파수에서의 저 잡음 수신기 및 전력 증폭기, 및 밀리미터파 대역의 모노리식 마이크로웨이브 집적회로(MMIC)등 거의 모든 X-대역 이상의 주파수에서의 집적회로에 주로 응용되고 있는 HEMT(high electronmobility transistors) 트랜지스터와 같은 고속 소자는 높은 변조 동작을 위해 게이트 길이(gate length)가 짧아야 하고, 또한 게이트 저항을 줄여 잡음 특성을 개선하기 위해 단면적이 넓은 것이 바람직하다. 이러한 요구를 만족시키기 위해, 그단면의 모양이 알파벳 T자의 형상을 하고 있는 게이트 전극이 사용되고 있다. 그러나 종래의 포토리소그래피 방법으로는 게이트 채널의 미세한 선폭(0.25 um 이하)을 형성하기에는 해상력이 부족하기 때문에, 주로 전자빔 리소그래피 기술을 이용하여 T-형 게이트 전극을 형성해왔다. 이와 같은 전자빔 리소그래피 기술을 이용한 반도체 소자 제조 공정을 도1A 내지 도1G를 참조하여 보다 상세하게 실명하면 다음과같다.
먼저 도1A에 도시된 바와 같이, GaAs 기판(1)위에 오믹 금속층(2)(예, AuGe/Ni/Au) 및 제1 금속층(3)(예, TI/Pt/Au)을 형성한다. 다음에, 도1B에 도시된 바와 같이, 전체 구조 상부에 전자빔에 대한 감도가 아주 낮은 제1 레지스트(PMMA)(4)를 도포하고 베이킹 공정을 실시한다. 다음에는, 도1C에 도시된 바와 같이, 제1 레지스트(4) 보다 전자빔에 대한 감도가 매우 높은 제2 레지스트(5)를 도포하고 베이킹 공겅을 실시한 다음, 다시 제1 레지스트(4) 보다는 감도가 높고, 제2 레지스트(5) 보다는 감도가 낮은 제3 레지스트(6)을 도포하고 베이킹 공정을 실시한다. 다음에, 도1D에 도시된 바와 같이, 전자빔을 이용한 노광공정 및 현상공정을 실시하게 되면, 도1E에 도시된 바와 같이, T-형 게이트를 형성하기에 적합한 형상으로 레지스트가 잔류하게 된다. 다음에는, 도1F에 도시된 바와 같이, 게이트 금속층(7)(예, Ti/Pt/Au)을 증착하고, 레지스트 스트립 공정을 실시하게 되면, 레지스트 상부의 금속층도 리프트-오프되게 되므로, 도1G에 도시된 바와 같은 T-형 게이트 전극이 헝성되게 된다. 그런데, 이와 같은 전자빔을 이용하는 방법은 높은 해상력(0.01um이하) 에도 불구하고, 상당히 많은 노광 시간이 요구되어 생산성이 저하된다는 문제점이 있다.
따라서, 최근에는 포토리소그래피를 이용한 T-형 게이트 패턴 형성 기술에 대한 연구가 활발히 이루어지고 있으며, 짧은 파장의 광원(Deep UV)을 사용하는 KrF 엑시머 레이저 스텝퍼 및 위상 변환 마스크 (phase shift mask)와 같은 해상력 향상을 위한 변형 마스크 기술을 이용하여 그동안 관건이 되고 있던 미세한 선폭을 형성할 수 있는 포토리소그래피 기술이 개발되고 있다. 그러나 이러한 공정은 전자빔을 이용한 리소그래피 공정에서와 유사하게 2층 혹은 3층의 레지스트 구조를 사용하거나, 이중 노광(double exposure), 및 이중 공정(double process)의 방법을 사용하고 있기 때문에, 필수적으로 요구되는 레지스트 경화 공정으로 인하여 층간 잔류물 및 두 번의 리소그래피 공정으로 인한 정릴 오차가 발생할 가능성이 높고, 따라서, 이로 인하여 소자 특성의 저하 및 공정 재현성이 떨어진다는 문제점이 있었다.
그러므로, 전술한 문제점을 해결하기 위해 안출된 본 발명은 전자빔을 이용하지 않고, 포토레지스트 패턴을 이용하여 미세 선폭을 가진 T-형 게이트 전극을 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 전자빔을 이용하지 않고, 포토레지스트 패턴을 이용하여 미세 선폭을 가진 T-형 이중 게이트 전극을 형성하는 방법을 제공하는 것이다.
도1A 내지 도1G는 종래의 전자빔을 이용하여 반도체 소자의 T-형 게이트 전극을 형성하는 제조 공정도.
도2A 내지 도2M은 본 발명의 한 실시예에 따라 반도체 소자의 T-형 게이트 전극을 형성하는 제조 공정도.
도3A 내지 도3E는 본 발명의 다른 실시예에 따라 반도체 소자의 T-형 이중 게이트 전극을 형성하는 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : GaAs 기판 12 : 오믹 금속층
13 : 제1 금속층 14 : 포토레지스트
15 : 실리콘 질화막 16 : 포토레지스트
17 : 실리콘 질화막 18 : 포토레지스트
19 : 게이트 전극용 금속층
본 발명의 한 실시예에 따른 게이트 전극 헝성 방법은, 소정의 하부층이 형성된 반도체 기판에 제1 레지스트를 도포하는 단계 노광 및 현상 공정을 이용하여, 상기 T-형 게이트 전극의 다리부분이 헝성될 부분을 중심으로 한쪽 지역이 오픈된 레지스트 패턴을 형성하는 단계 전체 구조 상부에 상기 다리부분의 더미 패턴을 형성하기 위한 소정의 제1 박막을 증착하는 단계 전체 구조 상부에 제2 레지스트를 도포하는 단계 상기 제1 박막이 노출될 때 까지 상기 제2 레지스트를 에치-백하는 단계 상기 제1 박막의 노출 부위를 식각하는 단계 상기 제1 박막과 동일한 제2 박막을 증착하는 단계 전체 구조 상부에 제3 레지스트를 도포한 다음, 노광 및 현상 공정을 실시하여, 상기 T-형 게이트 전극의 머리부분을 형성하기 위한레지스트 패턴을 형성하는 단계 상기 제2 박막의 노출 부위 및 상기 제1 박막의 더미 패턴 부분을 식각하는 단계 게이트 전극용 금속층을 증착하는 단계 및 잔류레지스트 및 그 상부의 상기 금속층을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 이중 게이트 전극 헝성 방법은, 소정의 하부층이 형성된 반도체 기판에 제1 레지스트를 도포하는 단계 노광 및 현상 공정을 이용하여, 상기 T-형 게이트 전극의 2개의 다리부분이 형성될 부분 사이의 지역이 오픈된 레지스트 패턴을 형성하는 단계 전체 구조 상부에 상기 2개의 다리부분의 더미 패턴을 형성하기 위한 소정의 제1 박막을 증착하는 단계 전체 구조 상부에 제2 레지스트를 도포하는 단계 상기 제1 박막이 노출될 때 까지 상기 제2 레지스트를 에치-백하는 단계 상기 제1 박막의 노출 부위를 식각하는 단계 상기 제1박막과 동일한 제2 박막을 증착하는 단계 전체 구조 상부에 제3 레지스트를 도포한 다음, 노광 및 현상 공정을 실시하여, 상기 T-형 게이트 전극의 머리부분을 형성하기 위한 레지스트 패턴을 형성하는 단계 상기 제2 박막의 노출 부위 및 상기 제1 박막의 더미 패턴 부분을 식각하는 단계 게이트 전극용 금속층을 증착하는 단계 및 잔류 레지스트 및 그 상부의 상기 금속층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이제 첨부된 도면을 참조하여, 본 발명에 따른 게이트 전극 형성 방법의 실시예를 상세하게 설명한다. 도2A 내지 도2M을 참조하면, 본 발명의 한 실시예에 따라 반도체 소자의 T-형 게이트 전극을 형성하기 위한 공정도가 도시되어 있다. 먼저 도2A에 도시된 바와 같이, GaAs 기판(11)위에 접촉저항을 향상시키기 위한 오믹금속층(ohmic metal)(12)(예, AuGe/Ni/Au) 및 소스/드레인 전극을 위한 제1 금속층(13)(예, Ti/Pt/Au)을 형성한다. 다음에, 도2B에 도시된 바와 같이, 전체 구조 상부에 일반적인 포토레지스트(14)를 도포한다. 다음에는, T-형 게이트 전극의 다리부분이 형성될 부분을 중심으로 한쪽 부분이 오픈되도록 노광 및 현상 공정을 실시하여, 도2C에 도시된 바와 같은 포토레지스트 패턴(14')을 형성한다. 다음에, 도2D에 도시된 바와 같이, PECVD(Plasma Enhanced Chemical Vapor Deposition)방식을 이용하여 하부의 포토레지스트 패턴이 변형되지 않도록 약 100℃의 온도에서, 전체 구조 상부에 실리콘 질학막(15)을 소정의 두께로 증착한다. 이 실리콘 질화막(15)은 증착 두께 조절이 용이하며, 이 박막의 두께가 후속 공정에서 형성될 게이트 전극의 다리 부분의 선폭으로 작용하게 되어 더미(Dummy) 패턴의 역할을 수행하게 된다. 또한, 이 실리콘 질화막 대신에 실리콘 산학막을 이용하는 것도 가능하다. 다음에, 도2E에 도시된 바와 같이, 전체 구조 상부에 형상 반전 레지스트(Image Reversal Resist)(16)를 도포하고 베이킹 공정을 실시한다. 다음에, 도2F에 도시된 바와 같이, 전면 노광을 실시하고, 약 100℃의 온도에서 약 3분간 형상 반전 베이킹을 실시한 다음, 실리콘 질화막(15)이 노출될 때 까지 현상공정을 실시한다. 다음에, 도2G에 도시된 바와 같이, 약 30 : 1의 BOE HF 용액을 이용하여 노출된 실리콘 질화막(15)을 식각한다. 다음에, 도2H에 도시된 바와 같이 다시 PECVD방식을 이용하여, 하부의 포토레지스트 패턴이 변형되지 않도록 약 100℃의 온도에서 실리콘 질화막(17)을 소정의 두께로 증착한다. 이 실리콘 질화막(17)은 후속 포토레지스트 도포시 레지스트 솔벤트가 하층으로 침투하는 것을 막아주는 역할을 한다. 다음에, 도 2I에 도시된 바와 같이, 다시 형상 반전 레지스트(18)를 도포한 다음, 노광 및 현상 공정을 실시하여, 도 2J에 도시된 바와 같이, T-형 게이트 전극의 머리부분을 형성하기 위한 포토레지스트 패턴(18')을 형성한다. 다음에는, 도 2K에 도시된 바와 같이, 다시 약 30:1의 BOE HF용액을 사용하여 노출된 실리콘 질화막(17)을 식각한다. 이때, 게이트 전극의 다리부분의 더미 패턴으로 이용된 실리콘 질화막(15)의 일부도 함께 식각되도록 식각율 및 식각 시간을 적절하게 조절한다. 다음에, 도2L에 도시된 바와 같이, 게이트 전극용 금속층 (19)(예, Ti/Pt/Au)을 증착하고, 아세톤 용액을 사용하여 레지스트 스트립 공정을 실시하게 되면, 레지스트 상부의 금속층도 리프트-오프되게 되므로, 도2M에 도시된 바와 같은 T-형 게이트 전극이 형성되게 된다.
다음에 도3A 내지 도3E을 참조하면, 본 발명의 다른 실시예에 따라 반도체소자의 T-형 이중 게이트 전극을 형성하기 위한 공정도가 도시되어 있다. 본 실시예는 게이트 전극의 다리 부분이 이중으로 형성되기 때문에, 그 더미 패턴을 형성하기 위한 포토레지스트 패턴(24')의 모양이 전술한 제1 실시예의 경우와 다를 뿐 전반적으로 제1 실시예와 비슷한 공정으로 진행되게 된다. 이를 보다 구체적으로 살펴 보면, 먼저 도3A에 도시된 바와 같이, GaAs 기판(21)위에 접촉저항을 향상시키기 위한 오믹 금속층(ohmic metal)(22)(예, AuGe/Ni/Au) 및 소스/드레인 전극을 위한 제1 금속층(23)(예, Ti/Pt/Au)을 형성한다. 다음에, 도3B에 도시된 바와 같이, 전체 구조 상부에 일반적인 포토레지스트(24)를 도포한다. 다음에는, T-형 이중 게이트 전극의 2개의 다리부분이 형성될 지역, 즉,2개의 다리부분의 사이의 지역이 오픈되도록 노광 및 현상 공정을 실시하여, 도3C에 도시된 바와 같은 포토레지스트 패턴(24')을 형성한다. 다음에, 도3D에 도시된 바와 같이, 제1 실시예에서와 동일하게 PECVD 방식을 이용하여 하부의 포토레지스트 패턴(24')이 변형되지 않도록 약 100℃의 온도에서, 전체구조 상부에 실리콘 질화막(25)을 소정의 두께로 증착한다. 실리콘 질화막(25)의 두께가 후속 공정에서 형성될 게이트 전극의 다리 부분의 선폭으로 작용하게 되어 더미(Dummy) 패턴의 역할을 수행하게 된다. 또한, 이 실리콘 질화막 대신에 실리콘 산화막을 이용하는 것도 가능하다. 이후 도2E 내지 도2L을 참조하여 전술한 바와 같은 공정을 수행하게 되면, 도3E에 도시된 바와같은 T-형 이중 게이트 전극이 형성되게 된다.
비록 본 발명이 특정 실시예에 관해 설명 및 도시되었지만, 이것은 본 발명을 제한하고자 의도된 것은 아니며, 이 기술에 숙련된 사람은 본 발명의 정신 및 범위내에서 여러 가지 변형 및 수정이 가능하다는 것을 알 수 있을 것이다.
반도체 소자 제조시, 전술한 바와 같은 본 발명을 이용하므로써, 박막 증착두께에 의하여 쉽게 게이트 선폭을 조절할 수 있으므로, 수백 A 정도의 미세 선폭을 형성할 수 있으며, 웨이퍼 전체의 선폭 균일도를 박막의 증착 두께에 의하여 조절하므로, 약 5% 이내의 균일도를 가진 선폭을 형성할 수 있으며, 층간 절연막이 지지대로 작용하여 T-형 게이트의 쓰러짐을 방지하므로 공정의 안정화를 얻을 수있으며, 또한 금속층 증착전에 기판의 잔류물 처리(건식식각 프라즈마 처리)시간변화에 따른 게이트 선폭의 변화가 없으므로, 거의 완벽한 잔류물 처리를 할 수 있어 공정의 재현성 및 소자의 특성이 향상된다는 효과가 있다.

Claims (18)

  1. 반도체 소자의 T-형 게이트 전극을 형성하기 위한 방법에 있어서, 소정의 하부층이 형성된 반도체 기판에 제1 레지스트를 도포하는 단계 노광 및 현상 공정을 이용하여, 상기 T-형 게이트 전극의 다리부분이 형성될 부분을 중심으로 한쪽 지역이 오픈된 레지스트 패턴을 형성하는 단계 전체 구조 상부에 상기 다리부분의 더미 패턴을 형성하기 위한 소정의 제1박막을 증착하는 단계 전체 구조 상부에 제2 레지스트를 도포하는 단계 상기 제1 박막이 노출될 때 까지 상기 제2 레지스트를 에치-백하는 단계 상기 제1 박막의 노출 부위를 식각하는 단계 상기 제1 박막과 동일한 제2 박막을 증착하는 단계 전체 구조 상부에 제3 레지스트를 도포한 다음, 노광 및 현상 공정을 실시하여, 상기 T-형 게이트 전극의 머리부분을 형성하기 위한 레지스트 패턴을 형성하는 단계 상기 제2 박막의 노출 부위 및 상기 제1 박막의 더미 패턴 부분을 식각하는 단계 게이트 저극용 금속층을 증착하는 단계 및 잔류 레지스트 및 그 상부의 상기 금속층을 제거하는 단계를 포함해서 이루어진 반도체 소자의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 제2 레지스트를 에치-백하는 단계는, 상기 제2 레지스트를 전면 노광하는 단계 및 상기 제1 박막이 노출될 때 까지 상기 제2 레지스트를 현상하는 단계를 포함 하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제1항에 있어서, 상기 제2 레지스트 및 상기 제3 레지스트는 형상 반전 레지스트인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 2항 또는 제 3항에 있어서, 상기 제2 포토레지스트 전면성 노광 단계 후에, 베이킹 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 4항에 있어서, 상기 베이킹 단계는 약 100℃의 온도에서 약 3분간 수행되는 것을 특정으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제1항에 있어서, 상기 제1 박막 및 상기 제2 박막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제 1항 또는 제 6항에 있어서, 상기 제1 박막 및 상기 제2 박막은 약 100℃의 온도에서 각각 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제 6항에 있어서, 상기 제1 박막 식각 단계 및 상기 제2 박막 식각 단계는 약 30 : 1의 BOE HF용액을 이용하여 각각 수행되는 것을 특정으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제1항에 있어서, 상기 제1 박막 및 상기 제2 박막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 반도체 소자의 2개의 다리부분을 가진 T-형의 이중 게이트 전극을 형성하기 위한 방법에 있어서, 소정의 하부층이 형성된 반도체 기판에 제1 레지스트를 도프하는 단계 노광 및 현상 공정을 이용하여, 상기 T-형 게이트 전극의 2개의 다리부분이 형성될 부분 사이의 지역이 오픈된 레지스트 패턴을 형성하는 단계 전체 구조 상부에 상기 2개의 다리부분의 더미 패턴을 형성하기 위한 소정의 제1 박막을 증착하는 단계 전체 구조 상부에 제2 레지스트를 도포하는 단계 상기 제1 박막이 노출될 때 까지 상기 제2 레지스트를 에치-백하는 단계 상기 제1 박막의 노출 부위를 식각하는 단계 상기 제1 박막과 동일한 제2 박막을 증착하는 단계 전체 구조 상부에 제3 레지스트를 도포한 다음, 노광 및 현상 공정을 실시하여, 상기 T-형 게이트 전극의 머리부분을 형성하기 위한 레지스트 패턴을 헝성하는 단계 상기 제2 박막의 노출 부위 및 상기 제1 박막의 더미 패턴 부분을 식각하는 단계 게이트 전극용 금속층을 증착하는 단계 및 잔류 레지스트 및 그 상부의 상기 금속층을 제거하는 단계를 포함해서 이루어진 반도체 소자의 이중 게이트 전극 형성 방법.
  11. 제 10항에 있어서, 상기 제2 레지스트를 에치-백하는 단계는, 상기 제2 레지스트를 전면성 노광하는 단계 및 상기 제1 박막이 노출될 때 까지 상기 제2 레지스트를 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법.
  12. 제 10항에 있어서, 상기 제2 레지스트 및 상기 제3 레지스트는 형상 반전 레지스트인 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법.
  13. 제 11항 또는 제 12항에 있어서, 상기 제2 포토레지스트 전면성 노광 단계 후에, 베이킹 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법.
  14. 제 13항에 있어서, 상기 베이킹 단계는 약 100℃의 온도에서 약 3분간 수행되는 것을 특징으로 하는 바도체 소자의 이중 게이트 전극 형성 방법.
  15. 제 10항에 있어서, 상기 제1 박막 및 상기 제2 박막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법.
  16. 제 10항 또는 제 15항에 있어서, 상기 제1 박막 및 상기 제2 박막은 약 100℃의 온도에서 각각 증착되는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법.
  17. 제 15항에 있어서, 상기 제1 박막 식각 단계 및 상기 제2 박막 식각 단계는 약 30 : 1의 BOE HF용액을 이용하여 각각 수행되는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극형성 방법.
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