KR20020017740A - 반도체소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 반도체기판 상부에 게이트전극용 도전층과 희생막을 적층하는 공정과, 상기 적층구조를 게이트전극 마스크를 이용하여 패터닝하여 게이트전극을 형성하는 공정과, 상기 적층구조 측벽에 절연막 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 공정과, 상기 게이트전극과 소오스/드레인 접합영역 상부에 살리사이드층을 형성하는 공정으로 게이트전극과 소오스/드레인 접합영역 간의 절연특성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체소자의 특성 향상을 위하여 반도체소자의 소오스/드레인 접합영역과 게이트전극 상부에 살리사이드층, 즉 자기정렬적인 실리사이드층을 형성하는 기술에 관한 것이다.
일반적으로 반도체소자의 게이트전극 측벽에 형성되는 절연막 스페이서는 소오스/드레인 접합영역 절연시키는 역할을 한다.
그러나, 반도체소자의 고집적화로 인하여 반도체소자의 디자인룰이 감소함에 따라 게이트전극의 측벽에 형성되는 절연막 스페이서로 소오스/드레인 접합영역을 전기적으로 분리하기 어려운 현실이다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 1a 와 같이, 반도체기판(11)에 활성영역을 정의하는 필드산화막을 형성하고 상기 활성영역 상부에 게이트전극(13)을 형성한다.
이때, 상기 게이트전극(13)은 상기 반도체기판(11) 상부에 게이트전극용 도전층을 증착하고 이를 게이트전극 형성용 노광마스크를 이용한 사진식각공정으로 패터닝하여 형성한 것이다.
도 1b 와 같이, 상기 게이트전극(13) 측벽에 절연막 스페이서(15)를 형성한다. 이때, 상기 절연막 스페이서(15)는 전체표면상부에 절연막을 증착하고 이를 전면식각하거나 이방성식각하여 형성한다.
도 1c 와 같이, 후속공정으로 상기 반도체기판(11)에 구비되는 소오스/드레인 접합영역 및 게이트전극(13) 상부에 살리사이드층(17)을 형성한다. 그러나, 상기 살리사이드층(17)은 상기 절연막 스페이서(15)의 크기가 반도체소자의 고집적화에 따라 작아져 서로 쇼트될 수도 있다.
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은 반도체소자의 고집적화를 위하여 형성하는 살리사이드층으로 인하여 소오스/드레인 접합영역과 게이트전극이 쇼트될 수 있어 반도체소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 게이트전극 측벽에 형성되는 절연막 스페이서의 크기를 크게 형성하여 소오스/드레인 접합영역과 게이트전극의 쇼트를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판 13,23 : 게이트전극
15,27 : 절연막 스페이서 17,29 : 살리사이드층
25 : 희생막
본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 반도체기판 상부에 게이트전극용 도전층과 희생막을 적층하는 공정과, 상기 적층구조를 게이트전극 마스크를 이용하여 패터닝하여 게이트전극을 형성하는 공정과, 상기 적층구조 측벽에 절연막 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 공정과, 상기 게이트전극과 소오스/드레인 접합영역 상부에 살리사이드층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 2a 와 같이, 반도체기판(21)에 활성영역을 정의하는 필드산화막(도시안됨)을 형성하고 상기 활성영역 상부에 게이트전극(23)을 형성한다. 이때, 상기 게이트전극(23)은 상기 반도체기판(21) 상부에 게이트전극용 도전층 및 희생막(25)을 적층하고 이를 게이트전극 형성용 노광마스크를 이용한 사진식각공정으로 패터닝하여 형성한 것이다.
여기서, 상기 희생막(25)은, 후속공정으로 형성되는 절연막 스페이서(27) 및 상기 게이트전극(23)과 일정한 식각선택비 차이를 갖는 절연막이나 도전층으로 형성한다.
도 2b 와 같이, 상기 게이트전극(23) 측벽에 절연막 스페이서(15)를 형성한다. 이때, 상기 절연막 스페이서(15)는 전체표면상부에 절연막을 증착하고 이를 전면식각하거나 이방성식각하여 형성한다.
도 2c 와 같이, 상기 절연막 스페이서(15) 내측으로 형성된 상기 게이트전극(23) 상부의 희생막(25)을 제거한다.
이때, 상기 희생막(25)의 제거공정은 상기 게이트전극(23) 및 절연막 스페이서(27)와의 식각선택비 차이를 이용하여 실시한다.
도 2d 와 같이, 상기 게이트전극(23) 및 반도체기판(21) 표면의 소오스/드레인 접합영역 상부에 살리사이드층(29)을 형성하여 반도체소자의 동작을 고속화시킨다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 게이트전극용 도전층 상부에 희생막을 적층하고 이들을 게이트전극 마스크를 이용하여 패터닝한 다음, 측벽에 절연막 스페이서를 형성하고 상기 희생막을 제거한 다음, 게이트전극 상부와 소오스/드레인 접합영역 상부에 살리사이드층을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (2)
- 반도체기판 상부에 게이트전극용 도전층과 희생막을 적층하는 공정과,상기 적층구조를 게이트전극 마스크를 이용하여 패터닝하여 게이트전극을 형성하는 공정과,상기 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,상기 희생막을 제거하는 공정과,상기 게이트전극과 소오스/드레인 접합영역 상부에 살리사이드층을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 희생막은 상기 게이트전극 및 절연막 스페이서와 식각선택비 차이를 유지하는 절연막이나 도전층으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861681B1 (ko) * | 2003-08-26 | 2008-10-07 | 인터내셔널 비지네스 머신즈 코포레이션 | 게이트 높이가 감소된 트랜지스터를 제조하는 방법 |
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2000
- 2000-08-31 KR KR1020000051252A patent/KR20020017740A/ko not_active Application Discontinuation
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| KR100861681B1 (ko) * | 2003-08-26 | 2008-10-07 | 인터내셔널 비지네스 머신즈 코포레이션 | 게이트 높이가 감소된 트랜지스터를 제조하는 방법 |
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