JP2004111963A - プログラム及び消去特性が改善されたｓｏｎｏｓｅｅｐｒｏｍ及びその製造方法 - Google Patents

プログラム及び消去特性が改善されたｓｏｎｏｓｅｅｐｒｏｍ及びその製造方法 Download PDF

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Abstract

【課題】　プログラム及び消去特性が改善されたＳＯＮＯＳ　ＥＥＰＲＯＭ及びその製造方法を提供する。
【解決手段】　メモリ場所である電荷トラッピング層１４０ａをセルのゲート両端、すなわちソース１９０及びドレーン１９５接合領域に形成させるが、接合隣接部位を局部的に厚く形成することによって電子充電領域及びホール充電領域を一致させてセル効率を向上させたＳＯＮＯＳ　ＥＥＰＲＯＭである。また、ゲート両端の電荷トラッピング層を誤整列なしに形成し、ゲート形成マスクなしにゲートを製造することであって、均一性に優れる構造のセルが製造でき、写真工程を使用せず、それによる限界を克服しうるＳＯＮＯＳＥＥＰＲＯＭの製造方法である。
【選択図】　　　　　　図２

Description

　本発明は電源が供給されなくてもデータが消えない不揮発性メモリ素子及びその製造方法に係り、より詳細にはＳＯＮＯＳセルを有したＥＥＰＲＯＭ及びその製造方法に関する。
　電気的に書き換え可能な不揮発性メモリをＥＥＰＲＯＭと呼んでいるが、フローティングゲート型セルを使用する構造がこれまで広く利用されている。
　最近、高集積化が急速に進行されるにつれて、従来のフローティングゲート型セルの縮少が非常に要求されているが、プログラム時および消去時に高い電圧が要求され、トンネル定義の工程上のマージン確保が難しいため、これ以上の縮少はほとんど不可能である。
　このような理由でフローティングゲート型セルに代わる不揮発性メモリ素子としてＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）、ＳＥＴ（Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ　Ｔｒａｎｓｉｓｔｏｒ）、ＮＲＯＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　ＲＯＭ）の多方面の研究が進行されており、その中のＳＯＮＯＳセルはフローティングゲート型セルに代わる次世代セルとして最も注目されている。
　典型的なＳＯＮＯＳ　ＥＥＰＲＯＭは、図１に示したような構造である。図１を参照すれば、基板１上に下部酸化膜１０、窒化膜４０及び上部酸化膜４５で構成されるＯＮＯ膜４７、及びコントロールゲート５０の積層体が形成されている。この積層体の両側の基板１内にはソース９０及びドレーン９５接合領域が形成されている。
　ここで、下部酸化膜１０はトンネリング酸化膜であり、窒化膜４０はメモリ（ストレージ）層としてトラップサイト内に電荷を充電したり、あるいは充電された電荷を放出することによってセルのスレショルド電圧を制御してメモリ機能を有することであり、上部酸化膜４５は充電電荷の損失を防止するブロッキング膜である。
　プログラミングはファウラー・ノードハイム・トンネリング（以下、Ｆ−Ｎトンネリング）またはチャンネル・ホット・エレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ）注入を利用するが、一般的に高い電圧が要求されるＦ−Ｎトンネリング方式よりＣＨＥを利用した方式を採択している。
　このように、コントロールゲート５０の下部のＯＮＯ膜４７が平坦な積層構造となっている従来の構造では、プログラミング効率を向上させるためにゲート印加電圧を高めなければならない。ゲート印加電圧を高めずにプログラミング効率を向上させようとすれば、ＯＮＯ膜４７をさらに薄膜化しなければならない。この場合に電荷保全性の劣化による低いプログラミング効率性と低い信頼性とが既存のＳＯＮＯＳセルの応用に最も大きい限界として作用している。
　このようなＳＯＮＯＳセルの限界を克服するために、特許文献１において、Ｅｉｔａｎはプログラミングと読み出しを非対称方向に行うことによってさらに効果的なセル動作条件が得られることが開示している。ＣＨＥ方式を通じてプログラミング時、電子の充電はドレーン領域に隣接した部位でだけ起こり、このような局部的に荷電された領域を通したスレショルド電圧差を通じて"０"と"１"とが区分できる。ドレーン領域に電圧が加えられる場合に比べて、ソース領域、すなわち窒化膜内に電子が充電されていない領域を通じて電圧が加えられる場合に横方向への電場がより低いため、より優れるセルウィンドウを有しうる。
　しかし、この場合においても、セルの大きさ、すなわちチャンネルの長さが短くなる場合にＣＨＥを発生させるために厚いＯＮＯ膜を経て電圧を印加しなければならないので、パンチスルーや接合破壊の致命的な問題が発生するだけでなく、チャンネル部位にセルを最適化するためのイオン注入工程が実施できない短所を有している。また、窒化膜の長さに大きい依存性を有するが、これは電子の充電領域がチャンネル領域にまで広く分布することに反して、ホールの充電領域は接合の近くに限定されるためである。
米国特許第５、７６８、１９２号
　本発明が解決しようとする技術的課題は、従来に比べて最短チャンネルが具現でき、窒化膜の長さに依存性を有しないＳＯＮＯＳ　ＥＥＰＲＯＭを提供することである。
　本発明が解決しようとする他の技術的課題は、均一性に優れる構造のセルが製造できるＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法を提供することである。
　前記課題を達成するために、本発明によるＳＯＮＯＳ　ＥＥＰＲＯＭは、電子の充電領域をソース／ドレーン接合領域の近くに限定してホールの注入領域を垂直方向に広げたことである。具体的には、基板から下部酸化膜、電荷トラッピング層、上部酸化膜及びコントロールゲートが順次に積層されており、このような積層体の両側にソース／ドレーン接合領域が形成されているＳＯＮＯＳ　ＥＥＰＲＯＭにおいて、前記電荷トラッピング層の前記ソース／ドレーン接合隣接部位の高さを局部的に高く形成したことである。
　望ましい実施例によれば、本発明のＳＯＮＯＳ　ＥＥＰＲＯＭは基板の内部にスレショルド電圧（Ｖｔｈ）調節用イオン注入層が形成されており、前記イオン注入層の上部に下部酸化膜が形成されている。前記下部酸化膜上には両側に面して外側の高さが高い二つのスペーサ形態の電荷トラッピング層が位置し、前記電荷トラッピング層及び下部酸化膜に沿って上部酸化膜が形成されている。前記上部酸化膜上には前記上部酸化膜と自己整列され、上面が平坦なコントロールゲートが位置する。前記イオン注入層の両側には前記基板内にソース／ドレーン接合領域が形成されている。
　このように、メモリ場所の電荷トラッピング層をセルのゲート両端、すなわちソース及びドレーン接合領域の近くに形成させるが、接合隣接部位をさらに厚く形成することによって電子充電領域とホール充電領域とが一致させられる。
　前記他の課題を達成するために、本発明によるＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法はゲートの形成を写真工程の追加なしに進行することによって誤整列を克服して均一にセルを製造する方法である。
　簡略には、基板上に下部酸化膜及び犠牲層を順次に形成した後、前記犠牲層をパターニングして開口部を形成した後、前記開口部の内壁にスペーサ形態の電荷トラッピング層を形成し、前記開口部が埋め立てられない程度の厚さに前記犠牲層と電荷トラッピング層とを覆う上部酸化膜を形成する。前記上部酸化膜上に前記開口部を完全に埋め立てるポリシリコン層を形成した後、前記犠牲層が現れるまで平坦化して前記開口部内に自己整列されたコントロールゲートを形成する。次いで、前記犠牲層及びその下の下部酸化膜を除去した後、前記コントロールゲートの両側の基板内にソース／ドレーン接合領域を形成する。
　本発明による方法において、前記電荷トラッピング層を形成する前に前記開口部の底の基板内部にイオン注入を実施してスレショルド電圧を調節しうる。前記犠牲層は前記電荷トラッピング層及びエッチング選択比のある膜質よりなることが良い。例えば、前記犠牲層は酸化膜よりなり、前記電荷トラッピング層はシリコン窒化膜、シリコン酸窒化膜、ポリシリコンドットを含む膜、および窒化物ドットを含む膜のうち、いずれか一つの膜よりなる。
　前記スペーサ形態の電荷トラッピング層を形成するのにはエッチバックまたは傾斜エッチングが利用でき、一旦スペーサを形成した後、エッチバックによって前記スペーサの高さを調節しうる。前記ポリシリコン層の上面を平坦化する段階は化学機械的研磨（ＣＭＰ）によって行うのが望ましく、所望の場合には前記電荷トラッピング層が現れるまで行う。前記コントロールゲートを形成した後には、前記コントロールゲートをシリサイド化する段階をさらに含みうる。
　本発明で提案するＳＯＮＯＳ　ＥＥＰＲＯＭは、セル効率の低下なしに電子充電領域及びホール充電領域を接合領域部位に限定して一致させたことである。これによりプログラム時に狭い領域の窒化膜に電子が充電されるので、その効率が向上する。
　特に、電荷トラッピング層をセルのゲート両端、すなわちソース及びドレーン接合領域に形成させるが、接合隣接部位を局部的に厚く形成することによってホールの注入領域が垂直方向に広がるので、ホットホール注入による消去時にもプログラムされた領域を効率的に消去しうる。したがって、本発明のよればプログラム及び消去特性（耐久性）が改善される。
　また、電荷トラッピング層を長手方向に短くしても高さを十分に高くできるので、十分な量の電荷が充電または放出できる。したがって、チャンネル長を短くして高集積化するので有利である。
　また、本発明によるＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法ではゲート両端の電荷トラッピング層を誤整列なしに形成し、ゲート形成マスクなしにコントロールゲートが製造できて均一性に優れる構造のセルを具現しうる。写真工程を使用せず、それによる限界を克服しても、チャンネル部位にセルを最適化するためのイオン注入工程を容易に実施しても良い。
　以下、添付した図面を参照して、本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号として表示された要素は同じ要素を意味する。
　図２は、本発明の第１実施例によるＳＯＮＯＳ　ＥＥＰＲＯＭの断面図である。
　図２を参照すれば、ＳＯＮＯＳ　ＥＥＰＲＯＭは基板１００上に下部酸化膜１１０ａ、電荷トラッピング層１４０ａ、上部酸化膜１４５ａ及びコントロールゲート１５０ａが順次に積層されており、このような積層体の傍の基板１００の両側にソース１９０／ドレーン１９５接合領域が形成されている。望ましくは、前記ＳＯＮＯＳ　ＥＥＰＲＯＭは基板１００の内部にスレショルド電圧調節用イオン注入層１３５をさらに含む。これにより、最適化されたセルを具現しうる。このようなイオン注入層１３５はトンネリング酸化膜の下部酸化膜１１０ａ下に形成され、ソース１９０／ドレーン１９５接合領域間に位置する。
　スペーサ形態の電荷トラッピング層１４０ａは、メモリ層として、下部酸化膜１１０ａ上の両側に面して外側の高さが高く位置する。電荷トラッピング層１４０ａはトラップサイト内に電荷を充電したり放出したりする。このためにシリコン窒化膜、シリコン酸窒化膜、ポリシリコンドットを含む膜、および窒化物ドットを含む膜のうち、いずれか一つの膜によって形成されている。
　電荷トラッピング層１４０ａと下部酸化膜１１０ａとに沿って形成されている上部酸化膜１４５ａは電荷トラッピング層１４０ａに充電された電荷の損失を防止するブロッキング膜である。一方、上部酸化膜１４５ａ上に形成されたコントロールゲート１５０ａは上部酸化膜１４５ａと自己整列（セルフアライメント）されたものであって、その上面が平坦である。望ましくは、電荷トラッピング層１４０ａの上面、上部酸化膜１４５ａの上面及びコントロールゲート１５０ａの上面が相互に並んで形成される。
　以上のように、本発明の実施例によるＳＯＮＯＳ　ＥＥＰＲＯＭは、スペーサ形態の電荷トラッピング層１４０ａを含むことによってメモリ層のソース／ドレーン接合隣接部位の高さが局部的に高いものである。電子充電領域とホール充電領域とが一致するので、従来とは違って窒化膜、すなわちメモリ層の長さに依存性を有しない。そして、ホールの注入領域が垂直方向に増え、電子の充電領域もやはり限定されることによって、高速、低電圧のプログラミングができ、これは消去の場合にも同じである。また、電荷トラッピング層を長手方向に短くしても高さを十分に高くできるので、十分な量の電荷が充電または放出できるので、最短チャンネルを具現しうる。したがって、セルの効率だけでなく耐久性が改善され、高集積の２−ビット動作ができるように集積しうる。
　図３ないし図１０は、本発明の第２実施例によってＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。
　図３を参照すれば、基板１００上にトンネリング酸化膜の下部酸化膜１１０を形成する。下部酸化膜１１０は基板１００を熱酸化させて形成しても良いが、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって中温酸化膜（ＭＴＯ：Ｍｉｄｄｌｅ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）を２０ないし８０Å厚さで蒸着した後、そのＭＴＯをアニーリングする段階を行って形成しうる。この時のアニーリングはガス雰囲気として、Ｎ２Ｏ、ＮＯ、ＮＨ３またはこの混合物を含むことを使用しうる。直ちに蒸着された状態のＭＴＯは、その表面にシリコンダングリングボンドの欠陥がありやすいが、このような雰囲気でのアニーリングは欠陥を治癒してＭＴＯの漏れ電流の特性及び信頼性を向上させる。
　次いで、図４は、下部酸化膜１１０上に後続の電荷トラッピング層及びエッチング選択比のある犠牲層１１５と感光膜とを順次に形成した後、所定のマスクを利用して感光膜をパターニングし、パターニングされた感光膜１２０をエッチングマスクとして利用して露出された部分の犠牲層１１５をエッチングすることによって開口部１２５を形成した状態の断面図である。
　犠牲層１１５は、例えば酸化膜よりなり、その厚さは１００ないし５００Åである。開口部１２５を形成するためのエッチングとしてはドライエッチングまたはドライエッチング及びウェットエッチングを同時に使用しうる。犠牲層１１５は、また酸化膜の中でもウェットエッチングがよくできる膜質を利用することが良い。例えば、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）またはＵＳＧ（Ｕｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）を形成することが良い。しかし、敢えてこのような酸化膜でなくても後続の電荷トラッピング層及びエッチング選択比のある膜質なら、犠牲層１１５として使用しうる。例えば、ポリシリコン層を使用しても良い。
　次いで、感光膜１２０をイオン注入マスクとしてスレショルド電圧調節用不純物イオン注入１３０を実施して基板１００の内部にイオン注入層１３５を形成する。例えば、ｐ型不純物としてホウ素（Ｂ）を所望の深さ及び不純物の濃度となるように注入する。このようなイオン注入１３０はスレショルド電圧調節を通じてホットホールの注入効率を向上させる。
　次いで、図５を参照すれば、アッシングと有機ストリップの方法で感光膜１２０を除去した後、基板１００の全面に電荷トラッピング層用膜質１４０を蒸着する。このような電荷トラッピング層用膜質１４０はメモリ層、すなわちメモリセルの電荷トラッピング層となるものであって、本実施例ではＬＰＣＶＤ法によってシリコン窒化物を蒸着して形成する。しかし、シリコン窒化膜の代わりにシリコン酸窒化膜、ポリシリコンドットを含む膜、および窒化物ドットを含む膜のうち、いずれか一つの膜を蒸着しても良い。その厚さは、基本的には開口部１２５を完全に埋め立てない程度の厚さにするが、素子のデザインによって変わるので適切に調節し、例えば１００ないし５００Åよりなる。
　図６を参照すれば、電荷トラッピング層用膜質１４０をエッチバックや傾斜エッチングして開口部１２５の内壁にスペーサ形態の電荷トラッピング層１４０ａを形成する。傾斜エッチングとは、基板１００に掛けるバイアス電圧を調節してエッチングガスの流れを傾斜に誘導してエッチングすることである。必要によって、エッチバックを通じて電荷トラッピング層１４０ａの高さを調節する。すなわち、一旦スペーサ形態を形成した後、さらにエッチングすることによって電荷トラッピング層１４０ａの高さを低めて開口部１２５内に適切に押し入れる過程を行える。どんな方法によるか、電荷トラッピング層１４０ａを形成する時に写真工程を使用しないので、語整列の問題なしに均一に形成しうる。
　次いで、図７に示したように、充電電荷の損失を防止するブロッキング層である上部酸化膜１４５を形成する。例えば、ＭＴＯや高温酸化膜（ＨＴＯ：Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）を基板１００の全面に４０ないし１００Åの厚さに蒸着した後、それを高密度化するために追加のアニーリング処理あるいは酸化工程の熱処理、あるいはＮＯ２、ＮＨ３による窒化としてオキシナイトライド化する。
　次いで、図８を参照すれば、ゲート電極となるポリシリコン層１５０を蒸着して開口部１２５の内部を完全に埋め立てる。ポリシリコンはＬＰＣＶＤ法として５００ないし７００℃の温度で蒸着でき、不純物がドーピングされない状態で蒸着した後、砒素（Ａｓ）またはリン（Ｐ）をイオン注入によってドーピングさせて導電性を有しても、蒸着時にインサイチュによって不純物をドーピングしても良い。
　次いで、図９は、ＣＭＰを通じて図８の結果物の上面を平坦化してコントロールゲート１５０ａを形成した結果を示す図面である。図９に示したように、平坦化して研磨する程度を調節して電荷トラッピング層１４０ａの上面が現れるまで行っても良い。図面で参照番号１４５ａは平坦化によってパターニングされた上部酸化膜を表す。このようにコントロールゲート１５０ａを形成することにおいて、ゲート形成マスクなしに自己整列的に製造できるので、誤整列の問題なしに均一性に優れる構造のセルを形成しうる。そして、写真工程を使用せず、それによる限界を克服しうる。
　図１０を参照すれば、犠牲層１１５及びその下の下部酸化膜１１０を除去した後、イオン注入を実施してソース１９０／ドレーン１９５接合領域を形成する。参照番号「１１０ａ」は、一部分を除去後に残っている下部酸化膜を表す。犠牲層１１５を酸化膜にした場合なら、Ｈ２Ｏ及びＨＦの混合液を使用して電荷トラッピング層１４０ａについて選択的に除去できる。一方、同じ酸化膜系列でも犠牲層１１５はＢＰＳＧやＵＳＧなどの柔らかい膜質よりなり、下部酸化膜１１０ａ及び上部酸化膜１４５ａはＭＴＯ（またはＨＴＯ）などの柔らかくない膜質を使用することによって、犠牲層１１５を除去する時に下部酸化膜１１０ａ及び上部酸化膜１４５ａが損傷する恐れを減らしうる。犠牲層１１５として酸化膜を形成した場合なら、図１０を参照して説明するこの段階で除去するが、ポリシリコン層よりなる場合なら、図８のようにゲート電極となるポリシリコン層１５０を蒸着する前に除去しなければならない。ポリシリコン層よりなる犠牲層を除去するのにはＨＮＯ３とＨＦの混合液またはＮＨ４ＯＨを利用しうる。
　ソース１９０／ドレーン１９５接合領域まで形成した後には、コントロールゲート１５０ａをシリサイド化する工程をさらに行っても良い。例えば、コントロールゲート１５０ａをコバルトシリサイド（ＣｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）またはチタンシリサイド（ＴｉＳｉｘ）に変化させうる。このようなシリサイドは、ポリシリコンよりなるコントロールゲート１５０ａ上にコバルト、タングステンまたはチタンの金属を積層した後、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）のような熱処理を実施してポリシリコンから供給されたシリコンと積層された金属を反応させて得られる。ＲＴＡは、例えば８００ないし８５０℃で約２０秒間行える。反応しなかった金属はＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合液を使用して除去しうる。このように形成するシリサイドはドープトポリシリコンに比べて抵抗が低いので、素子の駆動速度を改善しうる。
　以上の方法により、製造されるＳＯＮＯＳ　ＥＥＰＲＯＭは、電荷トラッピング層をセルのゲート両端、すなわちソース及びドレーン接合領域にスペーサ形態として形成したものであって、電子充電領域及びホール充電領域を一致させてセルの効率を増加させ、また犠牲層に開口部を限定してその内部にスペーサを形成する方式によって形成するので、誤整列なしに形成できて均一性に優れる。また、開口部の内部をポリシリコン層で埋め立てた後、平坦化してコントロールゲートを形成するので、ゲート形成マスクなしにゲートを製造でき、写真工程を使用せず、それによる限界を克服しうる。
　図１１は、本発明例の第３実施例によるＳＯＮＯＳ　ＥＥＰＲＯＭ及びその製造方法を説明するための断面図である。
　前記第２実施例において、図３ないし図１０を参照して説明した段階まで進行する。次いで、図１０の犠牲層１１５及びその下の下部酸化膜１１０を除去する。犠牲層１１５及び下部酸化膜１１０を除去すると同時に、またはその前／後に図１１のようにコントロールゲート１５０ａの中央部分をオープンして基板１００を露出する。その後、基板１００の全面についてイオン注入を実施してソース１９０／ドレーン１９５接合領域及び共通ソース／ドレーン２００を同時に形成する。このような方法によって、１−ビット動作するＳＯＮＯＳ　ＥＥＰＲＯＭが得られる。
　このような方法は前記第２実施例でコントロールゲート１５０ａの中央部分を開口する写真エッチング工程がさらに追加されること以外は、前記第２実施例と同じなのが理解できる。
　本発明によれば、高速、低電圧のプログラミングができ、プログラム及び消去特性に優れ、１−ビット動作だけでなく２−ビット動作ができるように高集積できる最短チャンネルＳＯＮＯＳ　ＥＥＰＲＯＭが得られる。
従来の一般的なＳＯＮＯＳ　ＥＥＰＲＯＭを示す図面である。 本発明の第１実施例によるＳＯＮＯＳ　ＥＥＰＲＯＭの断面図である。 本発明の第２実施例によってＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 図２に続き、ＳＯＮＯＳ　ＥＥＰＲＯＭを製造する方法を工程順に示した断面図である。 本発明例の第３実施例によるＳＯＮＯＳ　ＥＥＰＲＯＭ及びその製造方法を説明するための断面図である。
符号の説明
１００　　基板
１１０ａ　下部酸化膜
１３５　　電圧調節用イオン注入層
１４０ａ　電荷トラッピング層
１４５ａ　上部酸化膜
１５０ａ　コントロールゲート
１９０　　ソース
１９５　　ドレーン

Claims (21)

  1. 　基板から下部酸化膜、電荷トラッピング層、上部酸化膜及びコントロールゲートが順次に積層された積層体の両側にソース／ドレーン接合領域が形成されているＳＯＮＯＳ　ＥＥＰＲＯＭにおいて、
    　前記電荷トラッピング層の前記ソース／ドレーン接合隣接部位の高さを局部的に高く形成したことを特徴とするＳＯＮＯＳ　ＥＥＰＲＯＭ。
  2. 　前記電荷トラッピング層は、前記下部酸化膜上の両側に面する二つのスペーサよりなり、前記上部酸化膜とコントロールゲートとは前記二つのスペーサ間に自己整列されていることを特徴とする請求項１に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  3. 　前記電荷トラッピング層の上面、上部酸化膜の上面及びコントロールゲートの上面が相互に並んで形成されていることを特徴とする請求項２に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  4. 　前記下部酸化膜下の前記基板内部にはスレショルド電圧調節用イオン注入層がさらに形成されていることを特徴とする請求項１に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  5. 　前記電荷トラッピング層は、シリコン窒化膜、シリコン酸窒化膜、ポリシリコンドットを含む膜、および窒化物ドットを含む膜のうち、いずれか一つの膜であることを特徴とする請求項１に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  6. 　基板内部に形成されたスレショルド電圧調節用イオン注入層と、
    　前記イオン注入層上部に形成された下部酸化膜と、
    　前記下部酸化膜上の両側に面して外側が高い二つのスペーサ形態の電荷トラッピング層と、
    　前記電荷トラッピング層及び下部酸化膜に沿って形成された上部酸化膜と、
    　前記上部酸化膜上に自己整列され、上面が平坦なコントロールゲートと、
    　前記イオン注入層の両側に前記基板内に形成されたソース／ドレーン接合領域と、を含むことを特徴とするＳＯＮＯＳ　ＥＥＰＲＯＭ。
  7. 　前記電荷トラッピング層の上面、上部酸化膜の上面及びコントロールゲートの上面が相互に並んで形成されていることを特徴とする請求項６に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  8. 　前記電荷トラッピング層はシリコン窒化膜、シリコン酸窒化膜、ポリシリコンドットを含む膜、および窒化物ドットを含む膜のうち、いずれか一つの膜であることを特徴とする請求項６に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  9. 　前記コントロールゲートの中央部分がオープンされて基板が露出され、露出された基板内部に共通ソース／ドレーン接合領域がさらに形成されていることを特徴とする請求項６に記載のＳＯＮＯＳ　ＥＥＰＲＯＭ。
  10. 　基板上に下部酸化膜を形成する段階と、
    　前記下部酸化膜上に犠牲層を形成した後、前記犠牲層をパターニングして開口部を形成する段階と、
    　前記開口部の内壁にスペーサ形態の電荷トラッピング層を形成する段階と、
    　前記開口部が埋め立てられない程度の厚さに前記犠牲層と電荷トラッピング層とを覆う上部酸化膜を形成する段階と、
    　前記上部酸化膜上に前記開口部を完全に埋め立てるポリシリコン層を形成する段階と、
    　前記犠牲層が現れるまで前記ポリシリコン層の上面を平坦化して前記開口部内に自己整列されたコントロールゲートを形成する段階と、
    　前記犠牲層とその下の下部酸化膜とを除去する段階と、
    　前記コントロールゲートの両側に前記基板内にソース／ドレーン接合領域を形成する段階と、を含むことを特徴とするＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  11. 　前記犠牲層は、前記電荷トラッピング層及びエッチング選択比のある膜質よりなることを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  12. 　前記犠牲層は、酸化膜よりなることを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  13. 　前記電荷トラッピング層は、シリコン窒化膜、シリコン酸窒化膜、ポリシリコンドットを含む膜、および窒化物ドットを含む膜のうち、いずれか一つの膜よりなることを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  14. 　前記開口部の底の基板内部にスレショルド電圧調節用イオン注入を実施する段階をさらに含むことを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  15. 　前記電荷トラッピング層を形成する段階は、
    　前記開口部が埋め立てられない程度の厚さに電荷トラッピング層用膜質を蒸着する段階と、
    　前記犠牲層の上面が現れるまでエッチバックして前記開口部の内壁に前記電荷トラッピング層用膜質よりなるスペーサを形成する段階と、を含むことを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  16. 　前記電荷トラッピング層を形成する段階は、
    　前記開口部が埋め立てられない程度の厚さに前記電荷トラッピング層用膜質を形成する段階と、
    　前記犠牲層の上面が現れるまで傾斜エッチングして前記開口部の内壁に前記電荷トラッピング層用膜質よりなるスペーサを形成する段階と、を含むことを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  17. 　前記スペーサをエッチバックして前記開口部より内側に押し入れる段階をさらに含むことを特徴とする請求項１５または１６に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  18. 　前記ポリシリコン層の上面を平坦化して前記開口部内に自己整列されたコントロールゲートを形成する段階は、化学機械的研磨によって行うことを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  19. 　前記ポリシリコン層の上面を平坦化して前記開口部内に自己整列されたコントロールゲートを形成する段階は、前記電荷トラッピング層が現れるまで行うことを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  20. 　前記コントロールゲートをシリサイド化する段階をさらに含むことを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
  21. 　前記コントロールゲートの中央部分をオープンして前記基板を露出させる段階をさらに含み、前記露出された基板内部にも共通ソース／ドレーン接合領域を形成することを特徴とする請求項１０に記載のＳＯＮＯＳ　ＥＥＰＲＯＭの製造方法。
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