KR20070102430A - 반도체 장치의 제조 방법 - Google Patents

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KR20070102430A
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마사유끼 다나까
아끼히또 야마모또
가쯔유끼 세끼네
료따 후지쯔까
다이스께 니시다
요시오 오자와
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  • Non-Volatile Memory (AREA)
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Abstract

반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 전극을 구비한 반도체 장치의 제조 방법으로서, 상기 제2 절연막을 형성하는 공정은, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘을 함유한 절연막을 형성하는 공정과, 상기 실리콘을 함유한 절연막 상에, 산소 및 금속 원소를 함유한 절연막을 형성하는 공정을 포함한다.
전하 축적층, 제어 전극, 실리콘 질화막, 실리콘 산화막, 고유전률 절연막, 폴리실리콘막, 전극간 절연막, 성막 가스

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 일부를 모식적으로 도시한 도면.
도 9는 본 발명의 실시예의 제조 방법에서 전극간 절연막을 형성한 경우의 효과를 도시한 도면.
도 10은 본 발명의 실시예의 변경예에 따른 반도체 장치의 구성을 모식적으로 도시한 단면도.
도 11은 본 발명의 실시예의 다른 변경예에 따른 반도체 장치의 구성을 모식적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 절연막(제1 절연막)
13, 19 : 폴리실리콘막 14, 20, 24 : 실리콘 질화막
15, 21, 23 : 실리콘 산화막 16, 26 : 레지스트 마스크
22 : 고유전률 절연막 30 : 전극간 절연막(제2 절연막)
31 : 부유 게이트 전극
[특허 문헌1] 일본 특개평 5-129625호 공보
본 출원은 2006년 4월 14일에 출원된 일본 특허 출원 제2006-112189호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
최근, 불휘발성 반도체 기억 장치(nonvolatile semiconductor memory device)에서는, 제어 전극과 전하 축적층(charge storage layer) 사이의 용량(capacitance)을 높이기 위해서, 제어 전극과 전하 축적층 사이에, 산소 및 금속 원소를 함유한 고유전률(high dielectric constant) 절연막을 형성하는 것이 제안되어 있다(예를 들면, 특허 문헌1 참조). 고유전률 절연막 상이나 고유전률 절연막 아래에는, 실리콘 산화막이나 실리콘 질화막이 형성되는 경우도 있다.
그러나, 종래에는, 전술한 실리콘 산화막이나 실리콘 질화막의 형성 방법에 대해서 충분한 검토가 이루어졌다고는 할 수 없어, 특성이나 신뢰성이 우수한 불휘발성 반도체 기억 장치를 얻는 것이 곤란하였다.
본 발명의 제1 측면에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 전극을 구비한 반도체 장치의 제조 방법으로서, 상기 제2 절연막을 형성하는 공정은, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘을 함유한 절연막을 형성하는 공정과, 상기 실리콘을 함유한 절연막 상에, 산소 및 금속 원소를 함유한 절연막을 형성하는 공정을 포함한다.
본 발명의 제2 측면에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 전극을 구비한 반도체 장치의 제조 방법으로서, 상기 제2 절연막을 형성하는 공정은, 산소 및 금속 원소를 함유한 절연막을 형성하는 공정과, 상기 산소 및 금속 원소를 함유한 절연막 상에, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘을 함유한 절연막을 형성하는 공정을 포함한다.
<실시예>
이하, 본 발명의 실시예를, 도면을 참조하여 설명한다.
도 1∼도 8은 본 발명의 실시예에 따른 반도체 장치(불휘발성 반도체 기억 장치)의 제조 공정을 모식적으로 도시한 단면도이다. 도 1∼도 7은 워드선 방향의 단면도이고, 도 8은 비트선 방향의 단면도이다. 이하, 도 1∼도 8을 참조하여, 본 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
우선, 도 1에 도시한 바와 같이, p형 실리콘 기판(반도체 기판)(11) 상에, 터널 절연막(제1 절연막)(12)을 1∼15㎚ 정도의 두께로 형성한다. 또한，n형 실리콘 기판에 p형 웰을 형성한 것을 반도체 기판(11)으로서 이용해도 된다. 계속해서, 터널 절연막(12) 상에, CVD(Chemical Vapor Deposition)법에 의해, 부유 게이트(floating gate) 전극막의 일부로 되는 폴리실리콘막(13)을 10∼200㎚ 정도의 두께로 형성한다. 그 후, CVD법에 의해, 실리콘 질화막(14)을 50∼200㎚ 정도의 두께로 형성하고, 계속해서 실리콘 산화막(15)을 50∼400㎚ 정도의 두께로 형성한다. 또한, 실리콘 산화막(15) 상에 포토레지스트를 도포하고, 포토레지스트를 패터닝하 여 레지스트 마스크(16)를 형성한다.
다음으로, 도 2에 도시한 바와 같이, 레지스트 마스크(16)를 마스크로서 이용하여, 실리콘 산화막(15)을 선택적으로 에칭한다. 또한, 레지스트 마스크(16)를 제거한다. 계속해서, 실리콘 산화막(15)을 마스크로서 이용하여, 실리콘 질화막(14), 폴리실리콘막(13), 터널 절연막(12) 및 실리콘 기판(11)을 에칭한다. 이에 의해, 소자 분리홈(소자 분리홈=isolation trench)(17)이 형성된다. 또한, 에칭에 의해 발생한 시점의 손상을 제거하기 위해, 고온의 산화 처리를 행한다.
또한, 본 실시예에서는, 소자 분리홈(17)을 형성할 때에, 실리콘 질화막(14) 및 실리콘 산화막(15)의 적층(stack)막을 마스크로서 이용하고 있지만, 막 두께 및 반응성 이온 에칭(reactive ion etching) 조건을 적절하게 설정하면, 단층의 실리콘 질화막 혹은 단층의 실리콘 산화막을 이용하는 것도 가능하다.
다음으로, 도 3에 도시한 바와 같이, 전체 면에 소자 분리(소자 분리=isolation) 절연막(18)으로서 실리콘 산화막을 200∼1500㎚의 두께로 형성하고, 소자 분리 절연막(18)으로 소자 분리홈(17)을 매립한다. 또한, 질소 분위기 또는 산소 분위기에서 고온의 열처리를 행하여, 소자 분리 절연막(18)을 고밀도화한다. 계속해서, CMP(Chemical Mechanical Polishing)법에 의해, 실리콘 질화막(14)을 CMP 스토퍼로서 이용하여 평탄화 처리를 행한다. 또한, 핫 인산을 이용하여 실리콘 질화막(14)을 제거한다.
다음으로 도 4에 도시한 바와 같이, 실리콘 질화막(14)의 제거 후에 얻어진 홈 내 및 소자 분리 절연막(18) 상에, 단차 피복성(step coverage)이 우수한 방법 을 이용하여, 부유 게이트 전극막의 일부로 되는 폴리실리콘막(19)을 퇴적한다.
다음으로, 도 5에 도시한 바와 같이, CMP법에 의해, 소자 분리 절연막(18)을 스토퍼로서 이용하여, 폴리실리콘막(19)의 평탄화를 행한다.
다음으로, 소자 분리 절연막(18) 상 및 폴리실리콘막(19) 상에, 전극간(inter-electrode) 절연막(제2 절연막)(30)으로서, 실리콘 질화막(20), 실리콘 산화막(21), 고유전률 절연막(22), 실리콘 산화막(23) 및 실리콘 질화막(24)의 적층막을 형성한다. 고유전률 절연막(22)에는, 산소 및 금속 원소가 함유되어 있다. 또한, 고유전률 절연막(22)에는, 실리콘 산화막(SiO2막)의 비유전률(3.8∼4.0 정도)보다도 높은 비유전률(relative dielectric constant)을 갖는 절연막을 이용한다. 특히, 전극간 절연막으로서 종래부터 널리 이용되고 있는 ONO막의 비유전률(5.0∼5.5 정도)보다도 높은 비유전률을 갖는 절연막을 이용하는 것이 바람직하다. 본 실시예에서는, 고유전률 절연막(22)으로서 하프늄·알루미늄 산화물막(HfAlO막)을 이용한다.
이하, 전극간 절연막의 형성 방법에 대해서 상세하게 설명한다.
우선，N2 플라즈마를 이용하여 폴리실리콘막(19)의 표면을 질화함으로써, 막 두께 2㎚의 실리콘 질화막(20)을 형성한다. 성막(deposition) 온도는 300℃, 플라즈마 파워는 800W로 한다.
다음으로, 실리콘 질화막(20) 상에, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘 산화막(21)을 퇴적한다. 구체적으로는，SiH4와 N2O를 원료 가 스(source gas)로서 이용한 플라즈마 CVD법에 의해, 3㎚의 막 두께의 실리콘 산화막(21)을 퇴적한다. 퇴적 온도는 450℃, 압력은 5torr, 플라즈마 파워는 1kW로 한다. SiH4와 N2O의 유량(flow rate)은 각각 300sccm과 2SLM으로 한다.
다음으로, 실리콘 산화막(21) 상에, 고유전률 절연막(22)으로서 HfAlO막을 10㎚의 두께로 퇴적한다. 구체적으로는, 압력이 0.5torr로 설정된 진공 챔버 내에 웨이퍼를 유지하고, 웨이퍼의 온도를 300℃로 한다. Al의 원료에는 예를 들면 TMA(trimethylaluminum)를, Hf의 원료에는 예를 들면 TEMAH(tetrakis-ethyl-methyl-amino-hafnium)를, 산화제에는 예를 들면 오존(O3)을 이용한다. 또한, 고유전률 절연막(22)의 막 두께는, 1∼30㎚의 범위에서 적절히 선택하여도 된다. 이하, HfAlO막(22)의 구체적인 성막 시퀀스에 대해서 설명한다.
HfAlO막의 형성 방법에는, HfO층과 AlO층을 적층하는 방법과, Hf 및 Al의 혼합물을 형성한 후에 산화를 행하는 방법이 있다. HfO층과 AlO층을 적층하는 방법에 대해서 설명한다. Hf의 원료 가스를 흘려 Hf 흡착층을 형성한 후, 산화제(예를 들면 O3)를 흘림으로써 HfO층을 형성한다. 필요로 되는 횟수 HfO층을 형성한다. 또한，Al의 원료 가스를 흘려 Al 흡착층을 형성한 후, 산화제(예를 들면 O3)를 흘림으로써 AlO층을 형성한다. 필요로 되는 횟수 AlO층을 형성한 후, 필요에 따라서 재차 HfO층을 형성한다. 적층 횟수 및 적층순을 적절히 변화시킴으로써, HfAlO막의 막 두께와 조성을 제어하는 것이 가능하다.
본 예에서는，9층의 HfO층과 1층의 AlO층의 적층막의 형성을 10회 반복한다. 이에 의해，Hf : Al=8 : 1로, 막 두께 10㎚의 HfAlO가 형성된다. TMA의 유량은 20sccm, TEMAH의 유량은 100sccm, O3의 유량은 5SLM으로 하고, O3의 농도는 250g/㎥로 한다. 원료 가스의 공급 시간은, TMA 및 TEMAH가 1초, O3가 3초로 한다. 또한，TMA와 O3의 공급 동안 및 TEMAH와 O3의 공급 동안에, 퍼지를 위한 N2를 5slm의 유량으로 2초간 흘린다.
고유전률 절연막(22)을 퇴적한 후, 산소, 오존 혹은 수증기와 같은 산화제를 포함하는 분위기에서, 어닐링(포스트 디포지션 어닐링 : PDA)을 행한다. 어닐링 온도는, 500∼1200℃로 한다. 어닐링 시간은, 로(furnace) 어닐링에서는 10분∼2시간 정도, 램프 어닐링에서는 1초∼30분 정도로 한다. 이 어닐링 처리에 의해, 고유전률 절연막(22)이 고밀도화되어, 막질이 개선된다.
다음으로, 고유전률 절연막(22) 상에, 염소를 포함하지 않는 성막 가스를 이용하여, 두께 3㎚의 실리콘 산화막(23)을 퇴적한다. 실리콘 산화막(23)의 퇴적 조건은, 실리콘 산화막(21)의 퇴적 조건과 동일하다.
다음으로, 실리콘 산화막(23) 상에, 염소를 포함하지 않는 성막 가스를 이용하여, 두께 2㎚의 실리콘 질화막(24)을 퇴적한다. 구체적으로는, 원료로서 BTBAS(bis-tertialy-buthyl-amino-silan) 및 암모니아(NH3)를 이용한다. 압력은 1torr, 퇴적 온도는 400℃로 한다. BTBAS 및 NH3의 유량은 각각, 500sccm 및 1.5slm으로 한다.
이상과 같이 하여, 실리콘 질화막(20), 실리콘 산화막(21), 고유전률 절연막(22), 실리콘 산화막(23) 및 실리콘 질화막(24)의 적층막으로 형성된 전극간 절연막(30)이 얻어진다.
다음으로, 도 6에 도시한 바와 같이, 전극간 절연막(30) 상에, 제어 게이트 전극막으로서 폴리실리콘막(25)을 10∼200㎚의 두께로 형성한다.
다음으로, 도 7에 도시한 바와 같이, 폴리실리콘막(25) 상에 포토레지스트(26)를 도포하고, 이 포토레지스트를 패터닝하여 레지스트 마스크를 형성한다. 이 레지스트 마스크는, 레지스트 마스크(16)(도 1 참조)의 패턴에 대하여 수직인 패턴을 갖고 있다.
다음으로, 도 8(비트선 방향의 단면도)에 도시한 바와 같이, 레지스트 마스크를 마스크로서 이용하여, 폴리실리콘막(25), 전극간 절연막(30), 폴리실리콘막(19), 폴리실리콘막(13) 및 터널 절연막(12)을 에칭한다. 이에 의해, 폴리실리콘막(13 및 19)으로 형성된 부유 게이트 전극(전하 축적층)(31)과, 폴리실리콘막(25)으로 형성된 제어 게이트 전극(제어 전극)이 얻어진다. 이와 같이 하여 얻어진 게이트 구조를 마스크로서 이용하여, 실리콘 기판에 n형 불순물(impurity)을 도입한다. 또한, 열처리에 의해 n형 불순물을 활성화(activate)함으로써 소스/드레인 영역(27)을 형성한다. 또한, 층간 절연막(28)의 성막 등을 행한다.
이상과 같이 하여, 실리콘 기판(반도체 기판 상)(11) 상에 형성된 터널 절연막(제1 절연막 ; 전기 용량 C1)(12)과, 터널 절연막(12) 상에 형성된 부유 게이트 전극(전하 축적층)(31)과, 부유 게이트 전극(31) 상에 형성된 전극간 절연막(제2 절연막 ; 전기 용량 C2)(30)과, 전극간 절연막(30) 상에 형성된 제어 게이트 전극(제어 전극)(25)과, 부유 게이트 전극(31) 아래의 채널 영역을 사이에 두는 소스/드레인 영역(27)을 구비한 불휘발성 반도체 기억 장치가 얻어진다.
이와 같이 하여 얻어진 불휘발성 반도체 기억 장치의 각 메모리 셀에서는, 실리콘 기판(11)과 제어 게이트 전극(25) 사이에 고전압을 인가함으로써, 커플링비(C2/(C1+C2))에 따른 전계가 터널 절연막(12)에 인가되어, 터널 절연막(12)에 터널 전류가 흐른다. 그 때문에, 부유 게이트 전극(31)의 축적 전하량이 변화된다. 그 결과, 메모리 셀의 임계값 전압(threshold voltage)이 변화되어, 데이터의 기입 혹은 소거(erase) 동작이 행해진다.
실제의 불휘발성 반도체 기억 장치에서는, 복수의 메모리 셀이 워드선 방향 및 비트선 방향으로 배열되어 있다. 대표적으로는, 전술한 불휘발성 반도체 기억 장치로서, 직렬 접속된 복수의 메모리 셀을 선택 트랜지스터 사이에 설치한 구성을 갖는 NAND형 불휘발성 메모리를 들 수 있다.
또한, 전술한 실시예에서는, 고유전률 절연막(22)의 하면 및 상면에는 각각, 염소를 포함하지 않는 성막 가스를 이용하여 형성된 실리콘 산화막(21) 및 실리콘 산화막(23)이 접하고 있지만, 고유전률 절연막(22)의 하면 및 상면에 각각, 염소를 포함하지 않는 성막 가스를 이용하여 형성된 실리콘 질화막이 접하고 있어도 된다. 즉, 염소를 포함하지 않는 성막 가스를 이용하여 형성된 하층 실리콘 질화막 상에 직접, 고유전률 절연막(22)을 형성하고, 고유전률 절연막(22) 상에 직접, 염소를 포함하지 않는 성막 가스를 이용하여 상층 실리콘 질화막을 형성하여도 된다. 또 한, 이러한 실리콘 산화막이나 실리콘 질화막 등의 실리콘을 함유한 절연막(염소를 포함하지 않는 성막 가스를 이용하여 형성된 절연막)은, 고유전률 절연막(22)의 하면 및 상면의 양면에 형성되어 있지 않아도 되며, 적어도 한쪽의 면에 접하여 형성되어 있으면 된다.
또한, 실리콘 산화막이나 실리콘 질화막 등의 실리콘을 함유한 절연막(염소를 포함하지 않는 성막 가스를 이용하여 형성된 절연막)의 성막 온도(퇴적 온도)는, 500℃ 이하인 것이 바람직하다.
이하, 본 실시예의 제조 방법의 효과에 대해서 설명한다.
도 9는 본 실시예의 제조 방법으로 전극간 절연막(30)을 형성한 경우의 I-V 특성과, 비교예의 제조 방법으로 전극간 절연막(30)을 형성한 경우의 I-V 특성을 도시한 도면이다. 제1 비교예에서는, 실리콘 산화막(21 및 23)을, DCS(dichlorosilane)와 N2O를 원료로 한 CVD법에 의해 형성하였다. 실리콘 산화막(21 및 23)의 막 두께는 3㎚이며, 형성 온도는 750℃이다. 제2 비교예에서는, 실리콘 질화막(24)을 DCS와 NH3를 원료로 한 LPCVD법에 의해 형성하였다. 실리콘 질화막의 형성 온도는 500℃이다. 실리콘 산화막 혹은 실리콘 질화막의 형성 프로세스 이외의 프로세스는 동일하다.
도 9에 도시한 바와 같이, 본 실시예의 제조 방법을 이용한 경우에는, 비교예의 제조 방법을 이용한 경우에 비해, 리크 전류를 저감하는 것이 가능하다. 이하, 리크 전류가 저감되는 이유에 대해서 설명한다.
산소 및 금속 원소를 함유한 고유전률 절연막은, 산소 결함(oxygen defect)에 의해 절연성이 현저하게 저하된다. 염소(Cl)는 금속 원소와 결합(bond)하기 쉽기 때문에, 염소가 고유전률 절연막 내에 침입하면 금속 원소와 용이하게 결합한다. 그 결과, 금속 원소와 산소의 결합이 절단되어, 산소 결함이 발생한다. 이와 같이 하여 생성된 산소 결함에 의해 리크 전류 경로(current path)가 형성되어, 고유전률 절연막의 절연성의 저하를 초래한다. 특히, 고유전률 절연막이 복수의 결정립으로 형성되어 있는 경우에는, 결정립계(crystal grain boundary)에서 열화 반응이 발생하기 쉽다.
고유전률 절연막 아래에 염소를 함유한 성막 가스를 이용하여 실리콘 산화막(혹은 실리콘 질화막)을 형성한 경우에는, 막 내에 잔류한 염소가 고유전률 절연막 형성 시 혹은 형성 후의 열처리 공정에 의해 고유전률 절연막 내에 확산되어, 산소 결함이 발생한다. 고유전률 절연막 상에 염소를 함유한 성막 가스를 이용하여 실리콘 산화막(혹은 실리콘 질화막)을 형성한 경우에는, 성막 프로세스 중에서도 염소가 고유전률 절연막 내에 확산되어, 산소 결함이 발생한다.
또한, 고유전률 절연막 상의 실리콘 산화막은, 고온에서 성막하면 고유전률 절연막이 열화되기 때문에, 저온에서 성막할 필요가 있다. 그 때문에, 실리콘 산화막의 밀도가 저하된다. 이러한 밀도가 낮은 실리콘 산화막 상에, DCS 등의 염소를 함유한 원료 가스를 이용하여 실리콘 질화막을 형성하면, 실리콘 산화막에 의해 염소의 확산을 방지할 수 없다. 그 결과, 실리콘 질화막을 성막할 때에 고유전률 절연막에 염소가 확산되어, 산소 결함을 발생시키게 된다.
본 실시예에서는, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘 산화막이나 실리콘 질화막을 형성한다. 그 때문에, 염소에 기인한 산소 결함의 발생을 방지할 수 있어, 고유전률 절연막의 절연성의 열화를 방지할 수 있다. 따라서, 본 실시예에 따르면, 고유전률 절연막의 리크 전류를 저감할 수 있어, 특성이나 신뢰성이 우수한 불휘발성 반도체 기억 장치를 제조할 수 있다. 특히 고유전률 절연막이 복수의 결정립으로 형성되어 있는 경우에는, 결정립계에서 열화 반응이 발생하기 쉽기 때문에, 본 실시예의 방법은 매우 유효하다.
이하, 본 실시예의 방법의 유효성에 대해서, 더 설명을 추가한다. 금속 원소(예를 들면 Hf)와 산소의 결합은, 실리콘과 산소의 결합이나 실리콘과 질소의 결합보다도 약하다. 또한, 이미 설명한 바와 같이, 염소는 용이하게 금속 원소와 결합한다. 즉, 산소 및 금속 원소를 함유한 고유전률 절연막 내에서의 산소와 염소의 치환은, 실리콘 산화막이나 실리콘 질화막 내에서의 산소와 염소의 치환이나 질소와 염소의 치환보다도 훨씬 발생하기 쉽다. 따라서, 전극간 절연막으로서 종래부터 널리 이용되고 있는 ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막)에서는, 염소와 결합하기 쉬운 금속 원소가 함유되어 있지 않기 때문에, 염소에 기인한 산소 결함의 문제는 발생하지 않는다. 이에 대하여, 전극간 절연막에 고유전률 절연막이 포함되어 있는 경우에는, 염소에 기인한 산소 결함은 큰 문제로 된다. 따라서, 전극간 절연막에 고유전률 절연막이 포함되고, 또한 고유전률 절연막 상 혹은 고유전률 절연막 아래에 실리콘 산화막이나 실리콘 질화막을 형성하는 경우에, 본 실시예의 방법은 종래의 방법에서는 얻을 수 없는 매우 유효한 방법으로 된다.
이상, 본 발명의 실시예에 대해서 설명하였지만, 본 실시예는, 이하에 설명한 바와 같은 다양한 변경이 가능하다.
도 10은 본 실시예의 변경예에 따른 반도체 장치(불휘발성 반도체 기억 장치)의 구성을 모식적으로 도시한 워드선 방향의 단면도이다. 또한, 도 1∼도 8에 도시한 구성 요소와 대응하는 구성 요소에 대해서는 동일한 참조 번호를 붙이고, 상세한 설명은 생략한다. 도 10에 도시한 예에서는, 전극간 절연막(30)이, 부유 게이트 전극(31)의 상면 및 측면을 따라서 형성되어 있다. 이러한 메모리 셀 구조의 경우에도, 도 1∼도 8에 도시한 실시예와 마찬가지의 작용 효과를 얻는 것이 가능하다.
또한, 전술한 실시예에서는, 고유전률 절연막(22)으로서 HfAlO막을 이용하였지만, 고유전률 절연막(22)으로서는, 비유전률이 8 정도인 알루미늄 산화물(Al2O3)막을 이용하는 것도 가능하다. 또한, 비유전률이 10 정도인 마그네슘 산화물(MgO)막이나, 비유전률이 16 정도인 이트륨 산화물(Y2O3)막을 이용하는 것도 가능하다. 또한, 비유전률이 22 정도인, 하프늄 산화물(HfO2)막 혹은 지르코늄 산화물(ZrO2)막을 이용하는 것도 가능하다. 또한, 비유전률이 25 정도인, 탄탈 산화물(Ta2O5)막, 비스무트 산화물(Bi2O3)막, 스트론튬 산화물(SrO)막 혹은 란탄 산화물(La2O3)막을 이용하는 것도 가능하다. 특히, Hf 및 Al 중 적어도 한쪽을 함유한 고유전률 절연막(22)을 이용하는 것이 바람직하다. 또한，하프늄 실리케이트(HfSiO)막과 같은 금속 실리케이트(silicate)로 형성된 절연막을 이용해도 된다. 또한, 고유전률 절연막에는 질소가 함유되어 있어도 된다. 또한, 복수의 고유전률 절연막의 적층막을 이용하는 것도 가능하다.
또한, 전술한 실시예에서, 실리콘 산화막을 CVD로 형성할 때의 성막 가스에 포함되는 실리콘 원료에는, SiH4, Si2H6, SiBr4, SiI4 혹은 SiF4를 이용하는 것이 가능하다. 또한，Si(OR1)4로 표현되는 알콕시드(alkoxide)(단，R1은 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기(직쇄 또는 분기 형상 알킬기=linear or branched alkyl)), 혹은 R2xSi(OR3)y로 표현되는 알콕시드(단，R2는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, 페닐(phenyl)기 또는 시클로펜타디에닐(cyclopentadienyl)기, R3은 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수)를 이용하는 것도 가능하다. 예를 들면, Si(OC2H5)4, (C2H5)Si(OC2H5)3, C6H5Si(OC2H5)3, (CH3)2Si(OC2H3)2 등을 들 수 있다. 또한，Six(NR4R5)yHz로 표현되는 아미노 화합물(단，R4 및 R5는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수, z는 0 또는 플러스의 정수)을 이용하는 것도 가능하다. 예를 들면, HMDS((CH3)3SiNHSi(CH3)3), TDMAS(C8H24N4Si) 등의 유기 실리콘 화합물을 들 수 있다. 또한, 산소 원료(산화제)에는, N2O, O2, NO, NO2, CO2+H2, H2O, O3 등을 이용하는 것이 가능하다.
또한, 전술한 실시예에서, 실리콘 질화막을 CVD로 형성할 때의 성막 가스에 포함되는 실리콘 원료에는, SiH4, Si2H6, SiBr4, SiI4, SiF4 혹은 C8H22N2Si를 이용하는 것이 가능하다. 또한，Six(NR4R5)yHz로 표현되는 아미노 화합물(단，R4 및 R5는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수, z는 0 또는 플러스의 정수)을 이용하는 것이 가능하다. 예를 들면, BTBAS(C8H22N2Si), HMDS((CH3)3SiNHSi(CH3)3), TDMAS(C8H24N4Si) 등의 유기 실리콘 화합물을 들 수 있다. 또한, 질소 원료(질화제)로서는, NH3, N2H4, N2 등을 이용하는 것이 가능하다.
또한, 예를 들면, 실리콘 산화막의 CVD 원료에 SiH4와 N2O를 이용하고, 실리콘 질화막의 CVD 원료에 SiH4와 NH3를 이용한 경우에는, 실리콘 산화막과 실리콘 질화막의 적층막을 형성할 때에, N2O와 NH3를 절환함으로써, 적층막을 형성할 수 있다. 그 때문에, 생산성을 향상시킬 수 있다.
또한, 전술한 실시예에서는, 부유 게이트 전극(전하 축적층)(31)과 제어 게이트 전극(25) 사이에 전극간 절연막(30)을 형성한 불휘발성 메모리에 대해서 설명하였지만, 전하 축적층과 제어 게이트 전극 사이에 전하 블록 절연막을 형성한, 소위 MONOS 구조의 불휘발성 메모리에 대해서도, 전술한 실시예의 방법은 적용 가능하다.
도 11은 MONOS 구조의 불휘발성 메모리의 구성을 모식적으로 도시한 단면도이다. 또한, 기본적인 구성은, 전술한 실시예에서 설명한 구성과 유사하여, 전술 한 실시예에서 설명한 구성 요소에 대응하는 구성 요소에는 동일한 참조 번호를 붙이고, 이들의 상세한 설명은 생략한다.
도 11에 도시한 바와 같이, MONOS 구조의 불휘발성 메모리 셀에서는, 실리콘 기판(반도체 기판)(11) 상에, 터널 절연막(제1 절연막)(12), 실리콘 질화막으로 형성된 전하 축적층(41), 전하 블록 절연막(제2 절연막)(40) 및 제어 게이트 전극(제어 전극)(25)이, 순차적으로 적층되어 있다. 전하 블록 절연막(40)에 대하여, 전술한 실시예에서 설명한 전극간 절연막(30)의 형성 방법과 마찬가지의 형성 방법을 적용하는 것이 가능하다.
이와 같이, MONOS 구조의 불휘발성 메모리에 대해서도, 전술한 실시예에서 설명한 방법과 마찬가지의 방법을 적용함으로써, 전술한 실시예에서 설명한 효과와 마찬가지의 효과를 얻는 것이 가능하다.
당업자들이라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 본 발명의 사상 또는 범주를 벗어나지 않고서도 다양한 변경이 가능하다.
본 발명에 따르면, 고유전률 절연막의 리크 전류를 저감할 수 있어, 특성이나 신뢰성이 우수한 불휘발성 반도체 기억 장치를 제조할 수 있다.

Claims (17)

  1. 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층(charge storage layer)과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 전극을 구비한 반도체 장치의 제조 방법으로서,
    상기 제2 절연막을 형성하는 공정은,
    염소를 포함하지 않는 원료(source) 가스를 이용하여 실리콘을 함유한 절연막을 형성하는 공정과,
    상기 실리콘을 함유한 절연막 상에, 산소 및 금속 원소를 함유한 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘을 함유한 절연막은 실리콘 산화막을 포함하고,
    상기 실리콘 산화막의 성막 가스에 포함되는 실리콘 원료(silicon source material)는 SiH4, Si2H6, SiBr4, SiI4, SiF4, Si(OR1)4로 표현되는 알콕시드(단, R1은 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기), R2xSi(OR3)y로 표현되는 알콕시드(단，R2는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, 페닐기 또는 시클로펜타디에닐기, R3은 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수), 및 Six(NR4R5)yHz로 표현되는 아미노 화합물(단，R4 및 R5는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수, z는 0 또는 플러스의 정수) 중에서 선택되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘 산화막의 성막 가스에 포함되는 산소 원료는 N2O, O2, NO, NO2, CO2+H2, H2O, 및 O3 중에서 선택되는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 실리콘을 함유한 절연막은 실리콘 질화막을 포함하고,
    상기 실리콘 질화막의 성막 가스에 포함되는 실리콘 원료는, SiH4, Si2H6, SiBr4, SiI4, SiF4, C8H22N2Si 및 Six(NR4R5)yHz로 표현되는 아미노 화합물(단，R4 및 R5는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수, z는 0 또는 플러스의 정수) 중에서 선택되는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 실리콘 질화막의 성막 가스에 포함되는 질소 원료는 NH3, N2H4, 및 N2 중에서 선택되는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 산소 및 금속 원소를 함유한 절연막은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 마그네슘(Mg), 이트륨(Y), 탄탈(Ta), 비스무트(Bi), 스트론튬(Sr) 및 란탄(La) 중 적어도 1개를 함유하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 산소 및 금속 원소를 함유한 절연막은 복수의 결정립으로 형성되어 있는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 실리콘을 함유한 절연막은 CVD법에 의해 형성되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 산소 및 금속 원소를 함유한 절연막 상에, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘을 함유한 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  10. 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형 성된 제어 전극을 구비한 반도체 장치의 제조 방법으로서,
    상기 제2 절연막을 형성하는 공정은,
    산소 및 금속 원소를 함유한 절연막을 형성하는 공정과,
    상기 산소 및 금속 원소를 함유한 절연막 상에, 염소를 포함하지 않는 성막 가스를 이용하여 실리콘을 함유한 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘을 함유한 절연막은 실리콘 산화막을 포함하고,
    상기 실리콘 산화막의 성막 가스에 포함되는 실리콘 원료(silicon source material)는 SiH4, Si2H6, SiBr4, SiI4, SiF4, Si(OR1)4로 표현되는 알콕시드(단，R1은 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기), R2xSi(OR3)y로 표현되는 알콕시드(단，R2는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, 페닐기 또는 시클로펜타디에닐기, R3은 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수), 및 Six(NR4R5)yHz로 표현되는 아미노 화합물(단，R4 및 R5는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수, z는 0 또는 플러스의 정수) 중에서 선택되는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 실리콘 산화막의 성막 가스에 포함되는 산소 원료는 N2O, O2, NO, NO2, CO2+H2, H2O,및 O3 중에서 선택되는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 실리콘을 함유한 절연막은 실리콘 질화막을 포함하고,
    상기 실리콘 질화막의 성막 가스에 포함되는 실리콘 원료는 SiH4, Si2H6, SiBr4, SiI4, SiF4, C8H22N2Si 및 Six(NR4R5)yHz로 표현되는 아미노 화합물(단，R4 및 R5는 탄소수가 1 내지 3인 직쇄 또는 분기 형상 알킬기, x 및 y는 플러스의 정수, z는 0 또는 플러스의 정수) 중에서 선택되는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 실리콘 질화막의 성막 가스에 포함되는 질소 원료는 NH3, N2H4, 및 N2 중에서 선택되는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 산소 및 금속 원소를 함유한 절연막은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 마그네슘(Mg), 이트륨(Y), 탄탈(Ta), 비스무트(Bi), 스트론튬(Sr) 및 란탄(La) 중 적어도 1개를 함유하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 산소 및 금속 원소를 함유한 절연막은 복수의 결정립으로 형성되어 있는 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 실리콘을 함유한 절연막은 CVD법에 의해 형성되는 반도체 장치의 제조 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152498A (ja) * 2007-12-21 2009-07-09 Toshiba Corp 不揮発性半導体メモリ
JP4471019B2 (ja) * 2008-04-15 2010-06-02 ソニー株式会社 照明装置および表示装置
KR101377069B1 (ko) * 2008-05-23 2014-03-24 삼성전자주식회사 반도체 장치 및 그 형성방법
JP2010045175A (ja) 2008-08-12 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP5416936B2 (ja) 2008-09-02 2014-02-12 株式会社東芝 半導体装置およびその製造方法
JP5468227B2 (ja) * 2008-09-30 2014-04-09 株式会社東芝 半導体記憶素子、半導体記憶素子の製造方法
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP4834750B2 (ja) * 2009-03-19 2011-12-14 株式会社東芝 半導体記憶装置
JP5378287B2 (ja) * 2009-09-11 2013-12-25 株式会社東芝 半導体装置の製造方法
KR101830193B1 (ko) * 2010-07-02 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102315223A (zh) * 2010-07-07 2012-01-11 中国科学院微电子研究所 高性能平面浮栅闪存器件结构及其制作方法
JP5566845B2 (ja) * 2010-10-14 2014-08-06 株式会社東芝 半導体装置の製造方法
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10304749B2 (en) * 2017-06-20 2019-05-28 Intel Corporation Method and apparatus for improved etch stop layer or hard mask layer of a memory device
KR102434565B1 (ko) 2018-01-19 2022-08-19 미쓰비시덴키 가부시키가이샤 박층 캐패시터 및 박층 캐패시터의 제조 방법
JP7448924B2 (ja) * 2020-05-29 2024-03-13 株式会社Kokusai Electric 半導体デバイス

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2770856B2 (ja) * 1987-08-20 1998-07-02 東京農工大学長 高誘電率酸化物薄膜の形成方法
JPH03217059A (ja) * 1990-01-22 1991-09-24 Seiko Epson Corp 薄膜トランジスタ
JP2764472B2 (ja) * 1991-03-25 1998-06-11 東京エレクトロン株式会社 半導体の成膜方法
JPH05129625A (ja) 1991-11-06 1993-05-25 Rohm Co Ltd 半導体記憶装置
JPH0613545A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 強誘電体装置
JP3407409B2 (ja) * 1994-07-27 2003-05-19 富士通株式会社 高誘電率薄膜の製造方法
JP4538693B2 (ja) 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
DE10158019C2 (de) * 2001-11-27 2003-09-18 Infineon Technologies Ag Floatinggate-Feldeffekttransistor
US6642573B1 (en) * 2002-03-13 2003-11-04 Advanced Micro Devices, Inc. Use of high-K dielectric material in modified ONO structure for semiconductor devices
JP4032889B2 (ja) * 2002-09-06 2008-01-16 ソニー株式会社 絶縁膜の形成方法
EP1555332A4 (en) 2002-09-27 2007-07-11 Nano Technology Inst Inc ULTRADUR NANOCRYSTAL AUSTENIAC STEEL BULK MATERIAL HAVING TENACITY AND EXCELLENT CORROSION RESISTANCE, AND PROCESS FOR PRODUCING THE SAME
JP2004134687A (ja) * 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
US7994617B2 (en) 2004-02-06 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2005277223A (ja) * 2004-03-25 2005-10-06 National Institute Of Advanced Industrial & Technology 半導体装置およびその製造方法
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
US7202128B1 (en) * 2005-06-24 2007-04-10 Spansion Llc Method of forming a memory device having improved erase speed
JP5032145B2 (ja) * 2006-04-14 2012-09-26 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20070287254A1 (en) 2007-12-13
JP2007287856A (ja) 2007-11-01
US8609487B2 (en) 2013-12-17
US20100136780A1 (en) 2010-06-03
US7682899B2 (en) 2010-03-23
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