KR100872799B1 - 플라스마 원자층 증착법을 이용한 반도체 콘택트용 금속실리사이드 제조방법 - Google Patents

플라스마 원자층 증착법을 이용한 반도체 콘택트용 금속실리사이드 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 공정 중에서 콘택트(contact)를 형성하는데 적용되는 단결정 금속 실리사이드를 효율적으로 형성하는 방법에 관한 것으로서, 층간 막(interlayer)을 형성하기 위한 별도의 공정 없이 한 번의 공정으로 층간 막과 금속 박막을 순차적으로 형성시킬 수 있는 반도체 소자의 콘택트용 에피텍셜 금속 실리사이드의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, PE-ALD법을 이용한 금속 실리사이드 제조방법으로서, 금속 박막을 형성하는 금속 전구체와 층간 막(interlayer)을 형성하도록 하는 가스 플라스마를 반도체 기판상에 순차적으로 반복 주입하여 금속 박막과 층간 막을 형성하고, 상기 금속 박막의 산화를 방지하기 위한 산화 방지막을 증착한 후 열처리를 하는 것을 특징으로 하는 금속 실리사이드 제조방법을 제공한다.
금속 실리사이드, PE-ALD

Description

플라스마 원자층 증착법을 이용한 반도체 콘택트용 금속 실리사이드 제조방법 {MANUFACTURING METHOD OF METAL SILICIDE BY PLASMA-ENHANCED ATOMIC LAYER DEPOSITION FOR CONTACT APPLICATION IN SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 제조기술에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 공정 중에서 콘택트(contact)를 형성하는데 적용되는 단결정 금속 실리사이드를 효율적으로 형성하는 방법에 관한 것이다.
최근의 반도체의 고집적화에 따라, 반도체 소자를 구성하는 단위 트랜지스터의 크기도 점점 줄어들고 있고, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
한편, 단위 트랜지스터의 게이트 전극 및 소스-드레인 확산 영역을 형성한 후에는 이를 외부와 전기적으로 연결하기 위하여 금속 배선과의 콘택트(Contact)를 형성해야 하는데, 트랜지스터의 크기가 작아짐에 따라 형성된 얇은 다결정 실리콘 게이트 및 옅은 소스-드레인 확산 영역의 면 저항이 높아져, 낮은 비저항성을 갖는 상호접속 매개체의 필요성이 높아졌다.
이러한 기술적 요구에 대응하고 상호 접속을 향상시키기 위한 방안으로서, 게이트 또는 소스-드레인 영역의 실리콘 위에 낮은 비저항 값을 갖는 실리사이드(Silicide)를 형성하는 방법이 개발되었다.
그런데 전통적으로 사용되어 온 금속 실리사이드 형성 방법에 의하면, 일반적으로 다결정 금속 실리사이드가 형성되는데, 이러한 다결정 실리사이드의 큰 문제점 중의 하나는, 실리사이드를 형성하는 열처리 과정 중 또는 후속 공정의 열처리 과정 중에 실리사이드의 뭉침(agglomeration) 또는 공극(void)이 형성되어 접촉 저항이 크게 높아지는 것이다. 이것은 다결정의 결정면으로부터의 그레인 그루빙(grain grooving)에 의해 유발되므로, 이러한 문제점을 근본적으로 해결할 수 있는 방법은 단결정 에피택셜(epitaxial) 금속 실리사이드를 형성하는 것이다.
이와 관련하여, 종래 고진공에서의 분자 빔 에피택시법(molecular beam epitaxy)이나 고온에서의 스퍼터링(sputtering)법에 의해 단결정 금속 실리사이드를 형성시키는 방법이 알려져 있다. 그러나 이들 방법은 값비싼 장비를 필요로 하며 생산 속도가 느리기 때문에 현대의 실리콘 소자 제작 양산 기술에서는 직접적으로 사용되기 어렵다.
에피텍셜 성장을 이루기 위한 확산 조절을, 산화막이나 질화막과 같은 층간막을 이용하여 행하는 IME(Interlayer Mediated Epitaxy)방법은 단결정 에피텍셜 금속 실리사이드를 제작하는 방법 중에서 가장 현 공정에의 적용성이 뛰어나 양산공정에 직접 적용가능하기 때문에 전술한 기술적 문제를 극복할 수 있는 방법으로서 다양한 연구가 이루어지고 있다.
그런데 IME 방법에서 사용되는 층간 막(interlayer)을 제작하기 위해서는 추 가적인 공정을 필요로 하므로 공정수와 제조비용이 증가하는 문제점이 있다. 또한, 확산 조절용의 층간 방지막으로 사용되는 산화물이나 질화물 박막을 형성하기 위해서는, 화학적 방법을 사용해야 하거나 고온을 필요로 하는 등, 공정상의 문제점을 지니고 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위하여 창안된 것으로서, 층간 막(interlayer)을 형성하기 위한 별도의 공정이 필요없이 한 번의 공정으로 층간 막과 금속 박막을 순차적으로 형성시킬 수 있고, 화학공정을 사용하지 않으며 공정상 고온처리 과정도 필요 없는 반도체 소자의 콘택트 형성용 에피텍셜 코발트 실리사이드의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 에피텍셜 금속 실리사이드의 제조방법은, PE-ALD법을 이용하여 금속 박막을 형성하는 금속 전구체와 층간 막(interlayer)을 형성하도록 하는 가스 플라스마를 반도체 기판상에 순차적으로 반복 주입하여 금속 박막과 층간 막을 형성하고, 상기 금속 박막의 산화를 방지하기 위한 산화 방지막을 증착한 후 열처리를 하는 것을 특징으로 한다.
본 발명은 ALD 장비에 금속 전구체와 질화물 박막이나 산화물 박막과 같은 층간 막을 형성하도록 하는 가스 플라스마를 순차적으로 반복 주입함으로써, 금속 전구체가 흡착된 후 상기 가스 플라스마에 의해 환원되어 금속 박막이 형성되도록 한다. 이때 금속 박막의 형성 초기에는 반도체 기판이 가스 플라스마에 노출되므로 반도체 기판상에 상기 가스 플라스마에 의한 층간 막(interlayer)이 형성된다. 이에 따라, 층간 막을 형성하는 별도의 공정 없이 하나의 공정으로 층간 막과 금속 박막이 형성되게 된다.
구체적으로 상기 층간 막과 금속 박막은, 소정의 온도로 가열된 반도체 기판상에 금속 전구체를 투여하여 흡착시키는 제1 단계와, 퍼징 가스를 통해 흡착되지 않은 금속 전구체를 제거하는 제2 단계와, 상기 가스 플라스마를 투여하는 제3 단계와, 퍼징 가스를 통해 가스 플라스마를 제거하는 제4 단계로 이루어진 사이클의 반복에 의해 형성된다.
또한, 상기 가스 플라스마는 형성시킬 층간 막의 종류에 따라 다양하게 선택될 수 있으며, 층간 막을 질화물이나 산화물로 형성시키고자 할 경우, 암모니아 플라스마 또는 산소 플라스마를 사용할 수 있다.
또한, 상기 금속 전구체는 ALD법에 적용될 수 있는 것이면 어느 것이나 사용될 수 있고, 금속 원자에 결합된 리간드(ligand)의 종류에 따라 유기 금속(metal organic), 할로겐화 금속(metal halide) 등이 있다.
또한, 상기 금속 박막으로는 코발트(Co)와 니켈(Ni)을 포함한 다양한 종류가 사용될 수 있다.
또한, 상기 금속 박막 상에는 열처리 과정에 따른 산화를 방지하기 위한 티타늄(Ti) 산화 방지막이 형성될 수 있으며, 이 산화 방지막은 상기 금속 박막 증착 후 공기 노출 후에 형성되는 것이 바람직하다.
종래의 IME(Interlayer Mediated Epitaxy) 방법에 의한 금속 실리사이드의 형성에는 층간 막(interlayer)을 형성하기 위해 산화물이나 질화물을 형성시키는 공정이 추가로 필요하였다.
그러나 본 발명에 따른 방법에 의하면, 층간 막의 형성과 금속 박막의 형성이 하나의 공정에서 연속적으로 형성될 수 있다. 이에 따라 종래의 방법에 비해 간단한 공정으로 에피텍셜 실리사이드를 제조할 수 있게 된다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 구체적으로 설명한다. 그러나, 하기 실시예는 단지 예시적인 것으로 본 발명의 기술적 사상 내에서 다양한 변형이 가능하며 본 발명을 한정하는 것이 아니다.
도 1은 암모니아 플라스마를 이용한 PE-ALD 공정의 1 사이클 내의 공정 순서도이다.
도시된 바와 같이, 1 사이클은 4개의 스텝으로 구성되어 있다. 먼저 자연 산화 막이 제거된 실리콘 기판 (Si(001))을 300℃로 가열한다.
그리고 첫 번째 스텝에서는 실리콘 기판 위로 기화된 코발트 금속 유기물 전구체(Co metal organic precursor)(CoCp2, Co(C5H5)2)를 캐리어 가스(carrier gas)인 아르곤 (Ar) 가스와 함께 3초간 투여시켜 준다. 이때 금속 유기물 전구체의 적절한 증기압을 얻기 위해, 전구체가 담긴 버블러 (bubbler)는 78℃로 가열되며, 아르곤 가스의 유량은 50 sccm으로 유지된다.
두 번째 스텝에서는, 실리콘 기판 위에 물리적 또는 화학적으로 흡착된 금속 유기물 전구체를 제외한 잉여 전구체를 아르곤 퍼징 가스(purging gas) 50 sccm을 3초간 투여시켜 제거한다.
세 번째 스텝에서는 암모니아 플라스마를 투여하여 흡착된 금속 유기물 전구체를 환원시켜 코발트 박막을 형성하게 된다. 한편, 암모니아 플라스마의 형성은, 원격 형태 (remote type)를 띠고 있으며 상부에서 투여된 암모니아 가스가 금 (Au)도금된 RF coil이 감긴 석영 관(quartz tube) 내부를 통과하며 고주파 (RF, 13.56 MHz)교류 전원에 의해 플라스마 상태로 형성되게 되며, 형성된 암모니아 플라스마는 석영관 하단과 연결된 메인 챔버에 위치한 실리콘 기판과 반응하게 된다. 이러한 형태는 소위 유도결합형 플라즈마(inductively coupled plasma)(ICP) 라고 일컫는다. 암모니아의 유량은 200 sccm이고, 플라스마의 power는 300W로서, 기본적인 노출 시간을 6초로 유지하였다.
마지막 스텝에서는 잉여 암모니아 가스를 아르곤 퍼징 가스를 사용하여 제거하며, 유량과 노출시간은 두 번째 스텝과 같은 조건으로 유지하였다.
이상과 같은 4개의 스텝으로 이루어진 1 사이클을 일정 횟수 반복함으로써, 코발트 박막을 형성하게 된다.
한편 완벽한 코발트 박막 형태가 이루어지지 않은 초기 사이클 동안, 실리콘 기판은 암모니아 플라스마에 직접적으로 노출 되게 되며, 이에 따라 실리콘과 암모니아의 반응에 의한 질화물 확산 조절 막이 형성 되게 된다. 그러나 일단 코발트 박막이 완벽히 형성되기 시작하면, 암모니아 플라스마는 질화막을 형성하는데 기여하기보다, 코발트를 환원시키는 작용에 기여하게 되어 코발트 박막의 성장이 이루어진다.
이러한 결과로서 질화물 확산 방지막과 코발트 박막은 추가적인 공정 없이, 한 번의 공정으로서 연속적으로 형성되게 되며, 그 결과물이 도 2a의 투과 전자 현미경 사진에 나타나 있다.
도 2a에서 확인되는 바와 같이, 형성된 질화물 확산 방지막의 두께는 대략 3 nm이다. 한편 질화물 확산 방지막의 두께는 PE-ALD 공정 중, 세 번째 스텝인 암모니아 플라스마의 노출 시간을 6초에서 2초로 줄이게 되면 약 1 ~ 2 nm정도로 얇아지는 것을 확인하였다. 즉, 질화물 확산 조절막의 두께는 암모니아 플라스마의 노출 시간으로서 손쉽게 조절 가능하며, 이는 향후 공정 시에 코발트의 확산을 조절하는데 중요한 역할을 할 수 있다.
도 2b는 도 2a의 샘플에 대한 SIMS 분석 결과이다. 도 2b에서 확인되는 바와 같이, 코발트 박막의 내부는 산소와 질소 농도가 매우 낮은 순수한 코발트임을 확인할 수 있었으며, 계면에 형성된 질화물 박막으로 인한 질소량의 증가를 확인할 수 있다.
좀 더 구체적인 분석으로, 도 3a와 3b의 XPS 분석결과가 있다. XPS 분석결과의 질소 부분 (도 3a)의 XPS 스펙트럼과 산소 부분 (도 3b)의 XPS 스펙트럼을 확인한 결과 Si-N 결합에 해당되는 에너지 스펙트럼을 확인할 수 있으며, 이것은 계면에 질화물 확산 방지막이 형성되었다는 것을 의미한다.
이상과 같이 본 발명의 실시예에 따른 방법에 의해, 3 nm의 질화물 확산 방 지막과 20 nm의 코발트 박막을 형성한 뒤, 상기 코발트 박막 상에 열처리를 위해 산화 방지막을 증착하여 도 4와 같은 구조를 형성한 후, 열처리를 행함으로써 도 5와 같은 구조의 샘플을 제조하였다.
산화방지막인 Ti 박막은, 스퍼터링법 (sputtering)을 사용하여 형성하였는데, 증착 조건은 기본 압력 (base pressure) 2×10-6 Torr로 유지된 챔버에 아르곤 가스를 5 sccm 흘려 주면서 공정 압력 (working pressure)을 3 mTorr로 유지하였다. DC 파워는 120 W로 사용하여, 증착한 결과 Ti 산화방지막의 두께는 20 nm였다.
이어서, 급속 열처리 공정 (rapid thermal annealing;RTA)장비를 이용하여 열처리를 진행하였다. RTA장비는 상압으로서 질소가스를 흘려주어 질소분위기를 형성 시킨 뒤 400 ℃ ~ 900 ℃ 구간에서 열처리를 진행하였다. 각기 온도에서 온도 상승시간은 40 초로 일정하게 유지하였고, 온도 유지 시간은 30 초로 유지하였다. 열처리 후 고압의 질소 가스로서 상온까지 급속 냉각을 하였다.
한편 본 발명의 실시예에 의해 형성된 PE-ALD 코발트 박막과의 비교를 위해, 기본 압력 (base pressure) 2×10-6 Torr로 유지된 챔버에 아르곤 가스를 5 sccm 흘려 주면서 공정 압력 (working pressure)을 1 mTorr로 유지하고, DC 파워는 120 W로 사용한 스퍼터링법을 통해 증착하여 코발트 박막을 형성하였으며, 그 두께는 20 nm이다.
도 6a 및 6b는 각각 비교예와 본 발명의 실시예에 따른 코발트 박막의 XRD 분석 결과를 나타낸다. 도 6a에 의하면 스퍼터링에 의한 코발트 박막에서는 CoSi2(111)과 CoSi2(220) 피크가 700℃ 이상에서 나타나므로 다결정 코발트 실리사이드가 형성되었음을 알 수 있다.
그러나 본 발명의 실시예에 따른 코발트 박막의 경우, 800℃ 이상에서 CoSi2(002) 피크만이 발견되었으며, 온도가 상승함에 따라 피크의 크기가 커짐을 알 수 있다. 이러한 결과는 Si(001) 기판 위에서 에피성장이 일어났음을 의미한다.
이와 관련하여, 보다 정확한 분석을 위하여 투과 전자 현미경으로 관찰한 결과, 도 7에서 확인되는 바와 같이, 질화물 확산 방지막 밑으로 실리콘 기판과 다른 결정구조를 갖는 층을 확인할 수 있었으며, 이 층에 대해 EDS 분석을 한 결과 도 7의 Co와 Si가 검출되었다.
마지막으로, 도 8의 XRD φ 스캔 결과로부터도 Si(001) 기판에 대해 CoSi2(002) 결정면으로 에피택셜 코발트 실리사이드가 성장되었음을 확인할 수 있다.
즉, 본 발명의 실시예에 의하면, 하나의 공정을 통해 질화물 확산 조절막과 Co 박막을 얻을 수 있었으며, 이러한 박막을 통해 에피택셜 금속 실리사이드를 얻을 수 있음을 알 수 있다.
도 1은 암모니아 플라스마를 이용한 PE-ALD 공정의 1 사이클 내의 공정 순서도이다.
도 2a는 실리콘 기판 위에 PE-ALD 공정으로 형성된 코발트 박막과 질화물 확산 조절막의 투과 전자 현미경 사진이다.
도 2b는 실리콘 기판 위에 PE-ALD 방법으로 형성된 코발트 박막과 질화물 확산 조절막에 대한 이차 이온 질량분석법 (Secondary ion mass spectroscopy, SIMS)의 결과를 나타내는 그래프이다.
도 3a와 3b는 코발트 박막을 제거한 뒤의, 질화물 확산 방지막의 XPS (X-ray photoelectron spectroscopy) 결과를 나타내는 그래프이다.
도 4와 도 5는 각각 열처리 전, 후의 샘플의 구조를 나타내는 개략도이다.
도 6a는 열처리 온도에 따른 스퍼터링 코발트 박막의 XRD (X-ray diffraction) 결과를 나타내는 그래프이다.
도 6b는 열처리 온도에 따른 PE-ALD Co 박막의 XRD (X-ray diffraction) 결과를 나타내는 그래프이다.
도 7은 800℃에서 열처리 된 PE-ALD Co의 투과전자현미경 사진이며, 그 내부는 반응된 실리사이드부분의 EDS (energy dispersive spectroscopy) 분석 결과이다.
도 8은 800℃서 열처리 된 PE-ALD Co의 φ-scan XRD 결과이다.

Claims (6)

  1. PE-ALD법을 이용한 금속 실리사이드 제조방법으로서,
    금속 박막을 형성하는 금속 전구체와 층간 막(interlayer)을 형성하도록 하는 가스 플라스마를 반도체 기판상에 순차적으로 반복 주입하여 금속 박막과 층간 막을 형성하고, 상기 금속 박막의 산화를 방지하기 위한 산화 방지막을 증착한 후 열처리를 하는 것을 특징으로 하는 금속 실리사이드 제조방법.
  2. 제 1 항에 있어서, 상기 가스 플라스마는 암모니아 플라스마 또는 산소 플라스마인 것을 특징으로 하는 금속 실리사이드 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 층간 막과 금속 박막은, 가열된 반도체 기판상에 금속 전구체를 투여하여 흡착시키는 제1 단계와, 퍼징 가스를 통해 흡착되지 않은 금속 전구체를 제거하는 제2 단계와, 상기 가스 플라스마를 투여하는 제3 단계와, 퍼징 가스를 통해 가스 플라스마를 제거하는 제4 단계로 이루어진 사이클을 반복하여 형성되는 것을 특징으로 하는 금속 실리사이드 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 금속 전구체는 유기 금속 또는 할로겐화 금속인 것을 특징으로 하는 금속 실리사이드 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 금속 박막은 코발트(Co) 또는 니켈(Ni) 박막인 것을 특징으로 하는 금속 실리사이드 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 산화 방지막은 티타늄(Ti) 산화 방지막인 것을 특징으로 하는 금속 실리사이드 제조방법.
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050033831A (ko) * 2003-10-07 2005-04-13 소니 가부시끼 가이샤 절연체 박막의 제조 방법과 절연체 박막 및 반도체 장치의제조 방법과 반도체 장치
KR20050109601A (ko) * 2003-03-25 2005-11-21 로무 가부시키가이샤 성막 장치
JP2007081427A (ja) 1999-12-08 2007-03-29 Samsung Electronics Co Ltd 原子層蒸着法を利用した金属層形成方法およびこれを用いた半導体素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081427A (ja) 1999-12-08 2007-03-29 Samsung Electronics Co Ltd 原子層蒸着法を利用した金属層形成方法およびこれを用いた半導体素子
KR20050109601A (ko) * 2003-03-25 2005-11-21 로무 가부시키가이샤 성막 장치
KR20050033831A (ko) * 2003-10-07 2005-04-13 소니 가부시끼 가이샤 절연체 박막의 제조 방법과 절연체 박막 및 반도체 장치의제조 방법과 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101078309B1 (ko) 2009-03-25 2011-10-31 포항공과대학교 산학협력단 선택적 증착법을 이용한 반도체 소자의 콘택트 형성방법

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