KR100872801B1 - 플라스마 질화법을 이용한 반도체 소자의 금속 실리사이드형성 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 에피택셜(epitaxial) 금속 실리사이드(metal silicide) 콘택트형성 방법에 대한 내용을 제공한다.
산화(oxide) 막을 제거한 반도체 기판 위에 암모니아 플라스마를 이용하여 질화물 확산 조절막을 형성시킨 뒤 금속 박막을 증착하고, Ti 산화 방지막을 순차적으로 형성시킨다. 열처리과정 중에 질화물 확산 조절막을 통하여 실리콘 기판으로 확산하는 금속물질의 확산을 조절하여, 실리콘 기판 위에서 실리사이드를 에피택셜 박막 형태로 형성시킨다.
이때 암모니아 플라스마의 노출시간을 조절함으로써, 질화물 확산 조절막의 두께를 정확하게 조절할 수 있으며, 이를 통해 에피택셜 금속 실리사이드의 두께 및 균질도를 정확하게 조절할 수 있다.
실리사이드, 반도체 소자 전극, 에피택셜, 암모니아 플라스마, 질화물 확산 조절 막, 질화막
Description
본 발명은 반도체 소자 제조기술에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 공정 중에서 콘택트(contact)를 형성하는데 적용되는 단결정 금속 실리사이드를 형성하는 방법에 관한 것이다.
최근의 반도체의 고집적화에 따라, 반도체 소자를 구성하는 단위 트랜지스터의 크기도 점점 줄어들고 있고, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
한편, 단위 트랜지스터의 게이트 전극 및 소스-드레인 확산 영역을 형성한 후에는 이를 외부와 전기적으로 연결하기 위하여 금속 배선과의 콘택트(Contact)를 형성해야 하는데, 트랜지스터의 크기가 작아짐에 따라 형성된 얇은 다결정 실리콘 게이트 및 옅은 소스-드레인 확산 영역의 면 저항이 높아져, 낮은 비저항성을 갖는 상호접속 매개체의 필요성이 높아졌다.
이러한 기술적 요구에 대응하고 상호 접속을 향상시키기 위한 방안으로서, 게이트 또는 소스-드레인 영역의 실리콘 위에 낮은 비저항 값을 갖는 실리사이드(Silicide)를 형성하는 방법이 개발되었다.
그런데 전통적으로 사용되어 온 금속 실리사이드 형성 방법에 의하면, 일반적으로 다결정 금속 실리사이드가 형성되는데, 이러한 다결정 실리사이드의 큰 문제점 중의 하나는, 실리사이드를 형성하는 열처리 과정 중 또는 후속 공정의 열처리 과정 중에 실리사이드의 뭉침(agglomeration) 또는 공극(void)이 형성되어 접촉 저항이 크게 높아지는 것이다. 이것은 다결정의 결정면으로부터의 그레인 그루빙(grain grooving)에 의해 유발되므로, 이러한 문제점을 근본적으로 해결할 수 있는 방법은 단결정 에피택셜(epitaxial) 금속 실리사이드를 형성하는 것이다.
이와 관련하여, 종래 고진공에서의 분자 빔 에피택시법(molecular beam epitaxy)이나 고온에서의 스퍼터링(sputtering)법에 의해 단결정 금속 실리사이드를 형성시키는 방법이 알려져 있다. 그러나 이들 방법은 값비싼 장비를 필요로 하며 생산 속도가 느리기 때문에 현대의 실리콘 소자 제작 양산 기술에서는 직접적으로 사용되기 어렵다.
또 다른 방법으로는 금속 박막과 실리콘 기판 사이에 층간 막을 형성시켜 확산 조절 막으로 사용하여 단결정 금속 실리사이드를 제작하는 방법이 있다. 이 방법은 비교적 간단한 공정으로 양산공정에 손쉽게 적용할 수 있는 이점이 있으나, 확산 조절 막으로 사용되는 산화막이나 질화막이 화학적 반응이나 열적 반응에 의해서 형성되기 때문에 적절하게 두께 조절을 할 수 없었다. 이에 따라 확산 조절막을 통해 확산하여 실리콘 기판과 반응하는 금속 박막의 확산을 조절할 수 없었으 며, 결과적으로 최종 형성물인 단결정 금속 실리사이드의 두께 조절도 어렵게 되었다. 상기 방법의 또 다른 문제점은 확산 조절 막으로부터 형성된 단결정 금속 실리사이드가 실리콘 기판과 균일하며 연속적인 계면을 형성하기 어려우며, 확산 조절 막의 조성과 균일도에 의한 영향에 민감하기 때문에 재현성 있는 단결정 금속 실리사이드를 제작하기 어렵다는 것이다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로, 종래기술로 불가능하였던 확산 조절 막의 두께 조절이 가능하여, 넓은 범위에 걸쳐 균일한 단결정 금속 실리사이드를 형성할 수 있어, 실리콘 소자의 고집적화에 대응할 수 있는 단결정 금속 실리사이드 형성방법을 제공하는 것을 기술적 과제로 한다.
상기 과제를 달성하기 위한 본 발명에 따른 방법은, 실리콘 기판상에 질화물 박막을 형성하고, 상기 질화물 박막 상에 금속 박막을 형성하고, 형성된 박막을 열처리하여 금속 실리사이드를 형성함에 있어서, 상기 질화물 박막을 플라스마 질화법을 통해 형성하는데 구성적 특징이 있다.
본 발명은, 플라스마 질화법을 이용하여 금속의 확산을 조절하는 확산 조절막(즉 질화물 박막)을 형성하게 되는데, 이 질화물 막은 종래의 화학적 또는 열적 반응을 통해 형성된 막에 비해 두께 조절을 적절하게 행할 수 있다. 이에 따라 본 발명에 따른 금속 실리사이드 형성방법에 의하면 넓은 면적에 걸쳐 균일한 단결정 금속 실리사이드를 형성할 수 있게 된다.
또한, 상기 금속 박막은 PVD법이나 CVD법과 같은 공지의 방법에 의하여 형성될 수 있다.
또한, 상기 금속 박막은 코발트(Co), 니켈(Ni) 및 티타늄(Ti) 중에서 선택된 1종으로 이루어질 수 있다.
또한, 상기 금속 박막 상에는 열처리 과정에 따른 산화를 방지하기 위한 티타늄(Ti) 산화 방지막이 형성될 수 있으며, 이 산화 방지막은 상기 금속 박막 증착 후 공기 노출 후에 형성되는 것이 바람직하다.
본 발명에 따른 금속 실리사이드를 형성방법에서는 질화물 확산 조절 막을 형성함에 있어서 종래 사용하여 왔던 화학적 또는 열적 방법을 배제하고 플라스마 노출법을 사용하였기 때문에 종래기술에서 불가능하였던 질화물 확산 조절 막의 두께가 조절 가능하게 되었다.
본 발명에서는 이와 같이 정확하게 조절된 두께를 갖는 질화물 확산 조절 막을 통해 넓은 범위에서 균일한 단결정 금속 실리사이드막을 형성할 수 있게 된다. 즉, 종래의 금속 실리사이드 형성공정에서 질화물 막의 형성공정을 단지 플라스마에 의한 질화막 형성공정으로 대체함으로써, 간단히 고품질의 에피택셜 금속 실리사이드를 제작할 수 있게 된다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 구체적으로 설명한다. 그러나, 하기 실시예는 단지 예시적인 것으로 본 발명의 기술적 사상 내에서 다양한 변형이 가능하며 본 발명을 한정하는 것이 아니다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 코발트 실리사이드 막의 제조과정을 순차적으로 나타내는 개략도이고, 도 2는 본 발명의 실시예에 따라 실리콘 기판상에 형성된 코발트 실리사이드 막의 투과전자현미경 사진이며, 도 3은 본 발 명의 실시예에 따라 실피콘 기판상에 형성된 단결정 코발트 실리사이드 막의 고배율 투과전자현미경 사진과 회절 패턴 사진이다.
도 1a에 도시된 바와 같이, 먼저 자연 산화막이 제거된 실리콘 기판을 300℃로 가열하고 암모니아 플라스마에 노출한다. 암모니아 플라스마의 형성은 원격 형태(remote type)를 띠고 있으며, 상부에서 투여된 암모니아 가스가 금(Au) 도금된 RF 코일이 감겨 있는 석영 관(quartz tube) 내부를 통과하며 고주파 (RF, 13.56 MHz)교류 전원에 의해 플라스마 상태로 형성되게 되며, 형성된 암모니아 플라스마는 석영관 하단과 연결된 메인 챔버에 위치한 실리콘 기판과 반응하게 된다. 이러한 형태는 소위 유도결합형 플라즈마(inductively coupled plasma)(ICP) 라고 일컫는다.
암모니아 플라스마에 노출된 실리콘 기판 위에는 도 1b에 도시된 바와 같이, 실리콘 질화물 박막이 형성되게 된다. 이때 플라스마의 노출 시간을 100 초에서 300 초까지 변경함에 따라 형성된 질화물 박막의 두께는 1nm ~ 3nm 사이의 두께 조절이 가능하다.
이어서, 도 1c에 도시된 바와 같이, 상기 질화물 박막의 상층에 코발트(Co) 박막을 스퍼터링법 (sputtering)에 의해 증착시킨다. 증착 조건은 기본 압력 (base pressure) 2×10-6 Torr로 유지된 챔버에 Ar gas를 5 sccm 흘려 주면서 공정 압력 (working pressure)을 1 mTorr로 유지하였다. DC 파워는 120 W로 사용하여, 증착결과 20 nm 두께의 코발트 박막이 형성되었다.
또한 도 1d에 도시된 바와 같이, 상기 코발트(Co) 박막의 상층에 스퍼터링법 (sputtering)으로 산화 방지막으로 티타늄(Ti) 막을 증착한다. 증착 조건은 기본 압력 (base pressure) 2×10-6 Torr로 유지된 챔버에 Ar gas를 5 sccm 흘려 주면서 공정 압력(working pressure)을 3 mTorr로 유지하였다. DC 파워는 120 W로 사용하여, 증착 결과 형성된 티타늄(Ti) 산화 방지막의 두께는 20nm였다.
이어서, 급속 열처리 공정(rapid thermal annealing;RTA) 장비를 이용하여 열처리를 진행하였다. RTA 장비 내의 분위기는 상압으로 질소가스를 흘려줌으로써 질소분위기를 형성하였고, 열처리는 400 ℃ ~ 900 ℃ 구간에서 수행하였다. 각 온도에서 온도 상승시간은 40초로 일정하게 유지하였고, 각 온도에서의 유지 시간은 30 초로 하였다. 열처리 후 시편은 고압의 질소 가스를 이용하여 상온까지 급속 냉각을 하였다.
각각의 열처리 온도별 시편을 XRD 분석을 한 결과, 700℃부터 900℃까지 에피택셜 코발트 실리사이드가 형성됨을 확인할 수 있었다.
한편, 상기 열처리 조건 중 800℃로 열처리를 하게 되면, 도 1e에 도시된 바와 같이, 코발트(Co) 박막의 코발트(C0)가 상기 질화물 박막을 통해 확산하여 실리콘 기판과 반응하여 에피택셜 코발트 실리사이드를 형성하게 된다.
이상과 같은 방법으로 형성한 에피택셜 코발트 실리사이드에 대해 투과전자현미경으로 관찰한 결과, 도 2의 사진에 나타난 바와 같이, 실리콘 기판과 넓은 범위에서 걸쳐 균일한 계면을 형성하고 있음을 확인하였다.
또한, 상기 코발트 실리사이드의 계면을 고배율 투과전자현미경으로 관찰한 결과, 회절 패턴으로부터 실리콘 기판상에 형성된 것은 단결정 코발트 실리사이드임을 확인하였고, 또한 도 3의 사진에 나타난 바와 같이 상기 코발트 실리사이드는 실리콘 기판과 원자레벨까지 균일한 계면을 형성하고 있음을 확인하였다.
그리고, 형성된 에피택셜 코발트 실리사이드는 5 Ω/sq.의 낮은 면 저항치를 나타내었다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 코발트 실리사이드 막의 제조과정을 순차적으로 나타내는 도면이다.
도 2는 본 발명의 실시예에 따라 실리콘 기판상에 형성된 코발트 실리사이드 막의 투과전자현미경 사진이다.
도 3은 본 발명의 실시예에 따라 실피콘 기판상에 형성된 단결정 코발트 실리사이드 막의 고배율 투과전자현미경 사진과 회절 패턴 사진이다.
Claims (7)
- 실리콘 기판상에 질화물 박막을 형성하고, 상기 질화물 박막 상에 금속 박막을 형성하고, 형성된 박막을 열처리하여 금속 실리사이드를 형성함에 있어서,상기 질화물 박막을 플라스마 질화법을 통해 형성하며,상기 금속 박막 상에는 열처리 과정에 따른 산화를 방지하기 위한 티타늄(Ti) 산화 방지막을 형성하되, 상기 티타늄 산화 방지막은 상기 금속 박막 증착 후 공기 노출 후에 형성하는 것을 특징으로 하는 금속 실리사이드 제조방법.
- 제 1 항에 있어서, 상기 플라스마는 암모니아 플라스마인 것을 특징으로 하는 금속 실리사이드 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 금속 박막은 PVD 또는 CVD법에 의해 형성되는 것을 특징으로 하는 금속 실리사이드 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 금속 박막은 코발트(Co), 니켈(Ni), 또는 티타늄(Ti)으로 이루어진 것을 특징으로 하는 금속 실리사이드 제조방법.
- 삭제
- 제 1 항 또는 제 2 항에 있어서, 상기 열처리는 700 ~ 900℃의 온도범위에서 실시하는 것을 특징으로 하는 금속 실리사이드 제조방법.
- 삭제
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| KR1020070073333A KR100872801B1 (ko) | 2007-07-23 | 2007-07-23 | 플라스마 질화법을 이용한 반도체 소자의 금속 실리사이드형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100872801B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040075556A (ko) * | 2003-02-21 | 2004-08-30 | 주식회사 하이닉스반도체 | 에피택셜 ｃ49상의 티타늄실리사이드막을 갖는 반도체소자및 그 제조 방법 |
-
2007
- 2007-07-23 KR KR1020070073333A patent/KR100872801B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040075556A (ko) * | 2003-02-21 | 2004-08-30 | 주식회사 하이닉스반도체 | 에피택셜 ｃ49상의 티타늄실리사이드막을 갖는 반도체소자및 그 제조 방법 |
Non-Patent Citations (1)
| Title |
|---|
| H Lee et al., App. Phy. Lett., vol.90, 213509 (2007).* |
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