KR20050045673A - 반도체 소자의 인덕터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로서, 특히 하부 전극이 있는 제 1금속 시드층 상부 전면에 제 1희생막을 형성하고 제 1희생막에 1차 노광 및 현상 공정으로 하부 전극의 표면이 노출되는 깊게 오픈된 비아홀을 형성하는 단계와, 제 1희생막의 비아홀에 제 1금속 시드층과 연결되는 비아 전극을 형성하는 단계와, 비아 전극을 포함한 제 1희생막 상부면에 제 2희생막을 형성하고 2차 노광 및 현상 공정으로 제 2희생막에 비아 전극이 오픈되면서 서로 소정 거리를 두고 얕게 오픈된 트렌치를 형성하는 단계와, 제 2희생막의 트렌치내측에 제 2금속 시드층을 형성한 후에 제 2금속 시드층 상부에 트렌치를 매립하는 인덕터 금속 라인을 형성하는 단계를 포함한다. 따라서 본 발명은 패드용 비아전극과 인덕터 금속 라인이 각각의 제 1 및 제 2희생막에서 독립적으로 진행하기 때문에 비아홀 및 트렌치 두께를 정확하게 조정할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자중에서 RF 수동 소자로 사용되는 인덕터 제조 방법에 관한 것이다.
반도체 소자중에서 RF 수동 소자로 주로 사용되는 인덕터는 3차원 MEMS(Micro Electro Mechanical System) 구조로 제작되고 있다. 이 MEMS 분야는 미세 3차원 구조물, 각종 센서와 액츄에이터, 정밀 기계 그리고 마이클 로봇 등 전통적인 기계가공으로 불가능한 각종 응용분야별 초소형 대상물을 제작할 수 있는 미세가공기술로서 실리콘 미세가공기술과 집적회로 제조 기술을 접목함으로써 초소형, 고집적, 대량생산이 가능하여 저가격화와 고성능을 동시에 구현할 수 있는 가공기술이다.
도 1a 내지 도 1i는 종래 기술에 의한 반도체 소자의 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 의한 인덕터 제조 방법의 일 예를 설명하면 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판 상부에 제 1금속 시드층(12)으로서 구리 시드층(Cu seed layer)을 형성한다. 제 1금속 시드층(12) 상부면에서 도금 공정으로 구리로 이루어진 하부 전극(14)을 형성하고 하부 전극(14)이 형성된 제 1금속 시드층(12) 상부면에 희생막(16) 역할을 하는 50㎛∼100㎛의 네가티브 포토레지스트(negative photoresist)를 도포한다.
도 1b에 도시된 바와 같이, 제 1마스크(18)를 이용한 노광 공정을 진행하여 하부 전극(14)과 이후 형성될 인덕터의 금속 라인을 수직으로 연결하는 패드 영역을 정의하고자 희생막(16)의 포토레지스트를 통과하여 하부 전극(14) 표면까지 광이 도달하도록 깊게 노광(deep expose)한다. 여기서 제 1마스크(18)에서 기판을 a로 표시하며 광차단 패턴으로서 크롬 패턴이 있는 부분을 b로 표시하고 크롬 패턴(b)에 의해 포토레지스트(16)가 깊게 노광된 부위를 16a로 나타낸다.
그 다음 도 1c에 도시된 바와 같이, 제 2마스크(20)를 이용한 노광 공정을 진행하여 인덕터의 금속 라인을 정의하고자 상기 1차 노광보다 낮은 에너지로 희생막(16)인 포토레지스트를 얕게 노광(shallow expose)한다. 여기서 제 2마스크(20)의 크롬 패턴(b)에 의해 얕게 노광된 포토레지스트(16)의 노광된 부위를 16b로 나타낸다. 이때 도 1b 및 도 1c에 사용된 마스크(18, 20)의 a는 광이 투과되는 기판 영역이며 b는 기판 상부에서 광이 차단되는 크롬 패턴을 나타낸다.
이와 같이 1차 및 2차 노광 공정을 거친 희생막(16)인 포토레지스트에 현상 공정을 실시하면 도 1d와 같이 하부 전극(14)의 표면이 노출되는 깊게 오픈된 비아홀(18)과 표면에서 일정 깊이로 얕게 오픈된 트렌치(20)가 형성된다.
이어서 도 1e에 도시된 바와 같이, 희생막(16)인 포토레지스트의 비아홀(18)에 구리 도금을 진행하여 구리로 채워진 비아 전극(22)을 형성한다.
그런 다음 도 1f 및 도 1g에 도시된 바와 같이, 희생막(16)인 포토레지스트 상부면과 비아 전극(22) 표면의 트렌치에 제 2금속 시드층(24)으로서 구리 시드층을 증착한 후에 CMP(Chemical Mechanical Polishing) 공정으로 포토레지스트(16) 표면이 드러날 때까지 평탄화 공정을 진행하여 트렌치 부분을 제외하고 포토레지스트(16) 상부면에 있는 제 2금속 시드층(24)을 모두 제거한다. 이로 인해 포토레지스트(16)의 트렌치 내측면 및 바닥에만 제 2금속 시드층(24a)이 남아 있게 된다.
계속해서 도 1h에 도시된 바와 같이, 제 2금속 시드층(24a) 상부에 구리 도금을 진행하여 트렌치 내부를 인덕터 금속 라인인 구리층(26)으로 채운다.
그리고나서 비아 전극(22)과 오버랩된 구리층(26) 아래부분의 제 2금속 시드층(24a')을 제외하고 나머지 제 2금속 시드층(24a)과 희생막(16)인 포토레지스트를 제거한다. 이에 따라 도 1i와 같이 비아 전극(22)을 통해 하부 전극(14)과 수직으로 연결된 구리층(26)만 남게 되어 3차원 RF 인덕터의 금속 라인이 제조된다.
그런데 이와 같은 종래 기술에 의한 인덕터 제조 방법은 제 1마스크(18)를 이용하여 희생막(16)인 포토레지스트에 비아홀 영역을 노광하고 제 2마스크(20)를 이용하여 포토레지스트에 트렌치 영역을 노광한 후에 단 한번의 현상 공정으로 노광된 비아홀 및 트렌치 영역 부분을 제거하였다. 하지만 인덕터 금속 라인이 형성되는 트렌치 부분을 2차 노광 공정에서 노광 에너지로 조절하기 때문에 노광 장비의 재현성과 현상 공정에서 현상액 농도나 시간 등의 공정 변수에 의해 얕게 노광되는 트렌치 두께 편차가 발생하여 인덕터 금속 라인의 저항을 재현성 있게 조절하기 어렵다는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제 1마스크를 이용하여 제 1희생막에 비아홀 영역을 노광하며 비아홀 부분에 비아 전극을 형성하고 제 2희생막을 형성하며 제 2마스크를 이용하여 희생막에 트렌치 영역을 노광한 후에 제 2희생막의 트렌치 영역에 금속을 증착함으로써 제 2희생막의 추가로 인해 트렌치 두께를 정확하게 조정할 수 있어 MEMS 기술에 의한 RF 인덕터 제조 공정의 수율을 향상시킬 수 있는 반도체 소자의 인덕터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 제 1금속 시드층을 형성하고 그 위에 금속으로 이루어진 하부 전극을 형성하는 단계와, 하부 전극이 있는 제 1금속 시드층 상부 전면에 제 1희생막을 형성하고 제 1희생막에 하부 전극의 표면이 노출되는 깊게 오픈된 비아홀을 형성하는 단계와, 제 1희생막의 비아홀에 하부 전극과 연결되는 비아 전극을 형성하는 단계와, 비아 전극을 포함한 제 1희생막 상부면에 제 2희생막을 형성하고 제 2희생막에 비아 전극이 오픈되면서 서로 소정 거리를 두고 얕게 오픈된 트렌치를 형성하는 단계와, 제 2희생막의 트렌치내측에 제 2금속 시드층을 형성한 후에 제 2금속 시드층 상부에 트렌치를 매립하는 인덕터 금속 라인을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시예에 의한 인덕터 제조 공정에 대해 설명한다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 제 1금속 시드층(102)으로서 구리 시드층을 형성하고 그 위에 구리층으로 이루어진 하부 전극(104)을 형성한다. 그리고 하부 전극(104)이 있는 제 1금속 시드층(102) 상부 전면에 제 1희생막(106)으로서 네가티브 포토레지스트를 10~100㎛ 도포한다.
그리고 도 2b에 도시된 바와 같이, 제 1희생막(106)인 포토레지스트에 제 1마스크를 이용한 1차 노광 공정을 진행하여 하부 전극(104)과 이후 형성될 인덕터의 금속 라인을 수직으로 연결하는 패드 영역을 정의하고자 제 1희생막(106)의 포토레지스트를 통과하여 하부 전극(104) 표면까지 광이 도달하도록 깊게 노광(deep expose)한다. 여기서 제 1마스크(108)에서 기판을 a로 표시하며 광차단 패턴으로서 크롬 패턴이 있는 부분을 b로 표시하고 크롬 패턴(b)에 의해 제 1희생막(106)인 포토레지스트가 깊게 노광된 부위를 106a로 나타낸다.
그런 다음 도 2c에 도시된 바와 같이, 1차 현상 공정을 진행하여 노광되지 않은 제 1희생막 부분을 제거함으로써 하부 전극(104)의 표면이 노출되도록 제 1희생막(106) 표면에서 깊게 오픈된 비아홀(109)을 형성한다. 이후 비아홀(109)이 형성된 제 1희생막(106)의 포토레지스트에 90℃∼200℃에서 베이킹, 자외선 조사, 또는 90℃∼200℃에서 자외선 조사 등의 공정을 추가 진행한다.
계속해서 도 2d에 도시된 바와 같이, 제 1희생막(106)인 포토레지스트의 비아홀(109)에 구리 도금을 진행하여 구리로 채워진 비아 전극(110)을 형성한다.
그 다음 도 2e에 도시된 바와 같이, 본 발명에 따라 비아 전극(110)이 있는 제 1희생막(106) 상부 전면에 제 2희생막(112)으로서 네가티브 포토레지스트를 5~50㎛ 도포한다.
제 2마스크를 이용한 2차 노광 공정을 진행하여 제 2희생막(112)의 포토레지스트에 인덕터의 금속 라인 영역을 정의하고자 제 1희생막(106)의 포토레지스트 상부 표면까지 광이 도달하도록 얕게 노광(shallow expose)한다. 여기서 제 2마스크(114)에서 기판을 a로 표시하며 광차단 패턴으로서 크롬 패턴이 있는 부분을 b로 표시하고 크롬 패턴(b)에 의해 제 2희생막(112)인 포토레지스트가 얕게 노광된 부위를 112a로 나타낸다.
도 2f에 도시된 바와 같이, 2차 현상 공정을 진행하여 노광되지 않은 제 2희생막 부분을 제거함으로써 비아 전극(110) 표면이 노출되거나 일정 깊이로 얕게 오픈된 트렌치(113)를 형성한다. 이후 트렌치(113)이 형성된 제 2희생막(112)의 포토레지스트에 90℃∼200℃에서 베이킹, 자외선 조사, 또는 90℃∼200℃에서 자외선 조사 등의 공정을 추가 진행한다.
이와 같이 본 발명에서는 패드용 비아홀이 형성되는 제 1희생막과 인덕터 금속 라인용 트렌치가 형성되는 제 2희생막을 각각 독립된 노광 및 현상 공정으로 진행함으로써 비아홀 및 트렌치 두께를 각각 정확하게 확보할 수 있다.
이어서 도 2g에 도시된 바와 같이, 제 2희생막(112)인 포토레지스트의 트렌치 표면에 제 2금속 시드층(115)으로서 구리 시드층을 형성한다.
그 다음 도 2h에 도시된 바와 같이, 제 2금속 시드층(115)에 CMP 공정으로 제 2희생막(112)의 포토레지스트 표면이 드러날 때까지 평탄화 공정을 진행하여 트렌치 부분을 제외하고 제 2희생막 상부면에 있는 제 2금속 시드층(115)을 모두 제거한다. 이로 인해 제 2희생막(112)의 트렌치 내측면 및 바닥에만 제 2금속 시드층(115a)이 남아 있게 된다.
그 다음 도 2i에 도시된 바와 같이, 제 2금속 시드층(115a) 상부에 구리 도금을 진행하여 트렌치 내부를 인덕터 금속 라인인 구리층(116)으로 채운다.
그리고나서 비아 전극(110)과 오버랩된 구리층(116) 아래부분의 제 2금속 시드층(115a')을 제외하고 나머지 제 2금속 시드층(115a)과 제 1 및 제 2희생막(106, 112)인 포토레지스트를 제거한다. 이에 따라 도 2j와 같이 비아 전극(110)을 통해 하부 전극(104)과 수직으로 연결된 구리층(116)만 남게 되어 3차원 RF 인덕터의 금속 라인이 제조된다.
이상 상술한 바와 같이, 본 발명은 제 1희생막을 형성하며 제 1마스크를 이용한 1차 노광 및 현상 공정으로 제 1희생막에 비아홀을 형성하며 비아홀에 비아 전극을 형성하고 제 2희생막을 형성하며 제 2마스크를 이용한 2차 노광 및 현상 공정으로 제 2희생막에 트렌치를 형성한 후에 트렌치에 인덕터 금속 라인용 금속을 증착함으로써 패드용 비아전극과 인덕터 금속 라인이 각각의 제 1 및 제 2희생막에서 진행되기 때문에 비아홀 및 트렌치 두께를 정확하게 조정할 수 있다.
따라서 본 발명은 종래 단층의 희생막에 2차 노광 및 1차 현상 공정으로 비아홀 및 트렌치를 형성하는 방법에 비해 RF 인덕터 제조 공정의 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1i는 종래 기술에 의한 반도체 소자의 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 제 1금속 시드층
104 : 하부 전극 106 : 제 1희생막(포토레지스트)
108 : 제 1마스크 109 : 비아홀
110 : 비아 전극 112a, 112b : 제 2희생막(포토레지스트)
113 : 트렌치 114 : 제 2마스크
115 : 제 2금속 시드층 116 : 인덕터 금속 라인
Claims (6)
- 반도체 기판 상부에 제 1금속 시드층을 형성하고 그 위에 금속으로 이루어진 하부 전극을 형성하는 단계;상기 하부 전극이 있는 제 1금속 시드층 상부 전면에 제 1희생막을 형성하고 상기 제 1희생막에 상기 하부 전극의 표면이 노출되는 깊게 오픈된 비아홀을 형성하는 단계;상기 제 1희생막의 비아홀에 상기 하부 전극과 연결되는 비아 전극을 형성하는 단계;상기 비아 전극을 포함한 제 1희생막 상부면에 제 2희생막을 형성하고 상기 제 2희생막에 상기 비아 전극이 오픈되면서 서로 소정 거리를 두고 얕게 오픈된 트렌치를 형성하는 단계; 및상기 제 2희생막의 트렌치내측에 제 2금속 시드층을 형성한 후에 상기 제 2금속 시드층 상부에 트렌치를 매립하는 인덕터 금속 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1항에 있어서, 상기 제 1희생막 및 제 2희생막은 네가티브 또는 포지티브 포토레지스트인 것을 특징으로 하는 반도체 소자의 인턱터 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 제 1희생막에 비아홀을 형성하고 제 2희생막에 트렌치를 형성한 후에 각각 90℃∼200℃에서 베이킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 제 1희생막에 비아홀을 형성하고 제 2희생막에 트렌치를 형성한 후에 각각 상기 제 1희생막에 자외선을 조사시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 제 1희생막에 비아홀을 형성하고 제 2희생막에 트렌치를 형성한 후에 각각 90℃∼200℃에서 자외선을 조사시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1항에 있어서, 상기 제 1희생막은 10~100㎛, 제 2희생막은 5~50㎛ 두께인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
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| CN106849897A (zh) * | 2015-12-03 | 2017-06-13 | 上海珏芯光电科技有限公司 | 薄膜体声波谐振器及其制造方法 |
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2003
- 2003-11-12 KR KR1020030079833A patent/KR20050045673A/ko not_active Application Discontinuation
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