KR101016341B1 - 반도체 소자의 인덕터 제조 방법 - Google Patents

반도체 소자의 인덕터 제조 방법

Info

Publication number
KR101016341B1
KR101016341B1 KR1020040030637A KR20040030637A KR101016341B1 KR 101016341 B1 KR101016341 B1 KR 101016341B1 KR 1020040030637 A KR1020040030637 A KR 1020040030637A KR 20040030637 A KR20040030637 A KR 20040030637A KR 101016341 B1 KR101016341 B1 KR 101016341B1
Authority
KR
South Korea
Prior art keywords
inductor
photoresist layer
seed layer
layer
thickness
Prior art date
Application number
KR1020040030637A
Other languages
English (en)
Other versions
KR20050105607A (ko
Inventor
김영근
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040030637A priority Critical patent/KR101016341B1/ko
Publication of KR20050105607A publication Critical patent/KR20050105607A/ko
Application granted granted Critical
Publication of KR101016341B1 publication Critical patent/KR101016341B1/ko

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/02—Stairways; Layouts thereof
    • E04F11/04—Movable stairways, e.g. of loft ladders which may or may not be concealable or extensible
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/02—Stairways; Layouts thereof
    • E04F11/022—Stairways; Layouts thereof characterised by the supporting structure
    • E04F11/035—Stairways consisting of a plurality of assembled modular parts without further support
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/02—Stairways; Layouts thereof
    • E04F11/104—Treads
    • E04F11/1041—Treads having means to adjust the height, the depth and/or the slope of the stair steps

Abstract

본 발명은 RE MEMS, RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터 제조 방법에 관한 것으로, 제 1 포토레지스트층의 일부분을 현상하여 하부전극이 저면을 이루는 비아홀을 형성하고, 제 1 포토레지스트층의 표면을 따라 시드층을 형성하고, 시드층 상에 제 2 포토레지스트층을 도포하고, 제 2 포토레지스트층의 일부분을 현상하여 시드층이 저면을 이루는 트렌치를 형성하고, 비아홀 및 트렌치를 전도성 물질로 매립하여 인덕터의 콘택 및 인덕터의 라인을 형성하고, 시드층의 노출된 부분 및 포토레지스트층들을 제거하여 인덕터를 제조한다. 따라서 본 발명은 라인 부분의 두께와 콘택 부분의 두께를 균일하게 조절할 수 있어 고품질의 인덕터를 제조할 수 있다.
인덕터, 구리 인덕터, 고품질 인덕터

Description

반도체 소자의 인덕터 제조 방법{Method of manufacturing inductor in a semiconductor device}
도 1a 내지 도 1f는 종래의 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 기판 11, 18, 21, 26: 시드층
12, 22: 하부전극 13, 23, 27: 포토레지스트층
13H, 13T, 23H, 27T: 노광영역 14, 15, 24, 28: 마스크
16, 25: 비아홀 17, 29: 트렌치
100a, 200a: 인덕터의 콘택 100b, 200b: 인덕터의 라인
100, 200: 인덕터
본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로, 특히 RE MEMS, RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자(passive device)인 인덕터(inductor)의 라인 부분 및 콘택 부분의 두께를 균일하게 하면서 높이를 용이하게 조절할 수 있게 하여 고품질 인덕터(high Q inductor)를 제조 가능하게 하는 반도체 소자의 인덕터 제조 방법에 관한 것이다.
RE MEMS, RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터는 소자의 고집적화에 따라 다마신(damascene) 공정을 적용하여 형성하고 있으며, 고품질의 인덕터가 요구되고 있다.
도 1a 내지 도 1f는 종래 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 구성하는 소정의 하부 구조가 형성된 기판(10) 상에 제 1 시드층(11)을 형성하고, 제 1 시드층(11) 상의 선택된 부분에 구리 도금 공정으로 하부전극(12)을 형성하고, 하부전극(12)을 포함한 전체 상부에 포토레지스트층(13)을 도포 한다. 포토레지스트층(13)은 소자에 따라 다르지만 통상 50 내지 100㎛의 두께로 도포 한다.
도 1b를 참조하면, 포토레지스트층(13)의 일부분을 제 1 마스크(14)를 이용하여 하부전극(12) 까지 1차 노광하여 인덕터의 콘택이 형성될 부분에 제 1 노광영 역(13H)을 형성한다.
도 1c를 참조하면, 포토레지스트층(13)의 일부분을 제 2 마스크(15)를 이용하여 일정 두께 2차 노광하여 인덕터의 라인이 형성될 부분에 제 2 노광영역(13T)을 형성한다.
도 1d를 참조하면, 제 1 및 제 2 노광영역(13H 및 13T)을 현상(development)하여 인덕터의 콘택이 형성될 비아홀(16)과 인덕터의 라인이 형성될 트렌치(17)가 형성된다.
도 1e를 참조하면, 비아홀(16)을 구리 도금 공정으로 매립하여 하부 전극(12)과 후에 형성될 인덕터의 라인을 연결하는 인덕터의 콘택(100a)을 형성한다. 포토레지스트층(13)을 베이크(bake)한 후에 트렌치(17)가 형성된 포토레지스트층(13)의 표면을 따라 제 2 시드층(18)을 형성하고, 화학적 기계적 연마(CMP) 공정으로 제 2 시드층(18)을 연마하여 트렌치(17)의 내부에만 제 2 시드층(18)을 남긴다. 제 2 시드층(18)을 이용한 구리 도금 공정으로 트렌치(17)를 매립하여 인덕터의 콘택(100a)과 연결되는 인덕터의 라인(100b)을 형성하고, 이로 인하여 콘택(100a)과 라인(100b)으로 이루어진 인덕터(100)가 형성된다.
도 1f를 참조하면, 시드층들(11 및 18)의 노출된 부분과 포토레지스트층(13)을 제거하여 기판(10)으로부터 일정 거리 떨어진 인덕터(100)가 완성된다.
최근 반도체 소자가 고집적화 및 고기능화 되어감에 따라 고품질의 인덕터 소자를 구현하기 위해 인덕터의 재료로 구리(Cu)가 널리 사용되고 있고, 구리의 사 용을 용이하게 하기 위하여 다마신 공정이 병행되고 있다. 구리 인덕터의 원하는 특성 요인(quality factor)을 얻기 위해서는 수 ㎛ 두께의 구리 라인(Cu line)을 필요로 한다. 상기한 종래 방법은 한 번의 도포 공정으로 형성된 포토레지스트층에 제 1 마스크를 이용하여 노광 공정을 진행한 다음 제 2 마스크를 이용하여 노광 공정을 진행하고, 한 번의 현상 공정으로 비아홀 및 트렌치를 형성하는 것으로, 도포 공정과 현상 공정이 단순하다는 장점이 있지만, 인덕터의 라인 부분의 두께를 제 2 마스크를 이용한 노광 공정에서 노광 시간 및 노광 에너지를 이용하여 조절하기 때문에 노광 장비의 재현성과 현상 과정에서의 현상액 농도나 시간 등의 변수에 의해 두께 편차가 발생하여 인덕터 부분의 저항을 재현성 있게 조절할 수 없다는 단점이 있고, 또한 제 2 시드층을 형성하기 위해서 고진공의 증착 장비에 로딩시켜야 하는데, 이 때 아웃개싱(outgassing)을 방지하기 위하여 듀얼 다마신 패턴 구조의 포토레지스트층을 베이크(bake)해야 하며, 이 때 포토레지스트층이 흘려내려 트렌치 패턴이 엉망이 되는 단점이 있다.
따라서, 본 발명은 인덕터의 라인 부분 및 콘택 부분의 두께를 균일하게 하면서 높이를 용이하게 조절할 수 있게 하고, 비아홀 형성 후에만 포토레지스트층 베이크 공정을 실시하므로 트렌치 패턴을 양호하게 유지시킬 수 있어, 고품질 인덕터(high Q inductor)를 제조 가능하게 하는 반도체 소자의 인덕터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 인덕터 제조 방법은 제 1 포토레지스트층의 일부분을 현상하여 하부전극이 저면을 이루는 비아홀을 형성하는 단계; 상기 제 1 포토레지스트층의 표면을 따라 시드층을 형성하는 단계; 상기 시드층 상에 제 2 포토레지스트층을 도포하고, 상기 제 2 포토레지스트층의 일부분을 현상하여 상기 시드층이 저면을 이루는 트렌치를 형성하는 단계; 상기 비아홀 및 트렌치를 전도성 물질로 매립하여 인덕터의 콘택 및 인덕터의 라인을 형성하는 단계; 및 상기 시드층의 노출된 부분 및 상기 포토레지스트층들을 제거하는 단계를 포함한다.
상기 인덕터의 콘택의 높이는 상기 제 1 포토레지스트층의 두께로 조절되며, 상기 제 1 포토레지스트층은 10 내지 120㎛의 두께로 도포 한다.
상기 인덕터의 라인의 두께는 상기 제 2 포토레지스트층의 두께로 조절되며, 상기 제 2 포토레지스트층은 5 내지 50㎛의 두께로 도포 한다.
상기 시드층은 0.1 내지 1㎛의 두께로 형성한다.
상기 시드층을 형성하기 전에 상기 제 1 포토레지스트층을 베이크하며, 이때 상기 제 1 포토레지스트층은 90 내지 200℃ 온도 범위에서 베이크 하거나, 자외선 영역의 빛을 조사시켜 베이크 한다.
상기 인덕터의 콘택 및 상기 인덕터의 라인은 상기 시드층을 이용한 구리 도금 공정으로 형성한다.
상기 시드층 및 상기 포토레지스트층의 제거 공정은 TMAH, PGMEA, PGME 또는 아세톤이 포함된 식각제를 사용하여 이 층들을 동시에 제거한다.
상기 시드층 및 상기 포토레지스트층의 제거 공정은 상기 제 2 포토레지스트층을 제거하는 단계; 상기 시드층을 제거하는 단계; 및 상기 제 1 포토레지스트층을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상의 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 구성하는 소정의 하부 구조가 형성된 기판(20) 상에 제 1 시드층(21)을 형성하고, 제 1 시드층(21) 상의 선택된 부분에 하부전극(22)을 형성한다. 하부전극(22)을 포함한 전체 구조상에 제 1 포토레지스트층(23)을 도포 한다. 제 1 포토레지스트층(23)의 일부분을 제 1 마스크(24)를 이용하여 하부전극(22) 까지 노광하여 인덕터의 콘택이 형성될 부분에 제 1 노광영역(23H)을 형성한다.
상기에서, 제 1 시드층(21)은 0.1 내지 1㎛의 두께로 형성한다. 하부전극(22)은 여러 도전성 물질로 형성할 수 있으며, 최근에는 반도체 소자의 고집적화 및 고기능화에 부합하기 위해 구리가 널리 적용되고 있다. 제 1 포토레지스트층(23)은 형성하고자 하는 인덕터의 콘택 부분의 높이를 고려하여 그 도포 두께가 설정되며, 예를 들어, 10 내지 120㎛의 두께로 도포 한다. 제 1 포토레지스트층(23)은 포지티브 타입 또는 네거티브 타입을 사용하며, 네거티브 타입을 사용할 경우 인덕터의 콘택이 형성될 부분을 정의(define)하는 마스크는 제 1 마스크(24)와 반대의 마스크 톤(mask tone)을 갖는 마스크를 사용해야 한다.
도 2b를 참조하면, 제 1 노광영역(23H)을 현상(development)하여 인덕터의 콘택이 형성될 비아홀(25)이 형성된다. 비아홀(25)이 형성된 포토레지스트층(23)을 베이크(bake)한 후에 비아홀(25)이 형성된 제 1 포토레지스트층(23)의 표면을 따라 제 2 시드층(26)을 형성한다.
상기에서, 제 2 시드층(26)은 0.1 내지 1㎛의 두께로 형성한다. 제 2 시드층(26)을 형성하기 위하여, 비아홀(25)이 형성된 웨이퍼를 고진공의 증착 장비 에 로딩시켜야 하는데, 이 때 아웃개싱(outgassing)을 방지하기 위하여 제 1 포토레지스트층(23)을 베이크 한다. 제 1 포토레지스트층(23)은 90 내지 200℃ 온도 범위에서 베이크 하거나, 자외선 영역의 빛을 조사시켜 베이크 한다. 비아홀(25)만 형성된 상태에서 베이크를 하므로 기존처럼 포토레지스트층(23)이 흘러내리는 현상이 크게 발생되지 않는다.
도 2c를 참조하면, 제 2 시드층(26) 상에 제 2 포토레지스트층(27)을 도포 한다. 제 2 포토레지스트층(27)의 일부분을 제 2 마스크(28)를 이용하여 제 2 시드층(26) 까지 노광하여 비아홀(26) 부분을 포함하는 인덕터의 라인이 형성될 부분에 제 2 비노광영역(27T)을 형성한다.
상기에서, 제 2 포토레지스트층(27)은 형성하고자 하는 인덕터의 라인 부분의 높이를 고려하여 그 도포 두께가 설정되며, 예를 들어, 5 내지 50㎛의 두께로 도포 한다. 제 2 포토레지스트층(27)은 포지티브 타입 또는 네거티브 타입을 사용하며, 네거티브 타입을 사용할 경우 인덕터의 콘택이 형성될 부분을 정의(define)하는 마스크는 제 2 마스크(28)와 반대의 마스크 톤(mask tone)을 갖는 마스크를 사용해야 한다.
도 2d를 참조하면, 제 2 포토레지스트층(27)의 제 2 비노광영역(27T)을 현상(development)하고, 이로 인하여 비아홀(25) 부분이 다시 열리면서 제 2 비노광영역(27T)이 제거된 부분에 트렌치(29)가 형성된다.
상기에서, 트렌치(29)를 형성한 후 제 2 포토레지스트층(27)을 베이크할 수 있는데, 이때 베이크 공정은 비아홀(25)을 형성한 후에 실시하는 베이크 공정과 동 일 또는 유사한 조건으로 실시한다.
도 2e를 참조하면, 비아홀(25) 및 트렌치(29) 저면을 이루는 제 2 시드층(26)을 이용한 도금 공정을 실시하여 비아홀(25) 부분에는 인덕터의 콘택(200a)이 형성되고, 트렌치(29) 부분에는 인덕터의 라인(200b)이 형성된다. 이로 인하여 인덕터의 콘택(200a)과 인덕터의 라인(200b)으로 이루어진 인덕터(200)가 형성된다. 여기서, 도금 공정은 구리를 비롯한 기타 반도체 소자에 적용되는 모든 전도성 물질을 사용할 수 있다.
도 2f를 참조하면, 시드층들(21 및 26)의 노출된 부분과 포토레지스트층들(23 및 27)을 제거하여 기판(20)으로부터 일정 거리 떨어진 3차원 구조의 인덕터(200)가 완성된다.
상기에서, 시드층들(21 및 26)의 노출된 부분과 포토레지스트층들(23 및 27)을 제거할 때, TMAH(tetra-methyl ammonium hydroxide), PGMEA(1-methoxy-2-propanol acetate), PGME(1-methoxy-2-propanol) 또는 아세톤(acetone)이 포함된 식각제를 사용한다.
한편, 시드층들(21 및 26)의 노출된 부분과 포토레지스트층들(23 및 27)을 동시에 제거하지 않고, 먼저 제 2 포토레지스트층(27)을 제거하고, 제 2 포토레지스트층(27) 제거된 부분의 제 2 시드층(26)을 제거하여 이웃하는 인덕터의 라인(200b)을 전기적을 분리시키고, 마지막으로 제 1 포토레지스트층(23)을 제거하여 3차원 구조의 인덕터(200)를 완성시킨다.
상기한 본 발명의 실시예에서, 인덕터의 콘택(200a)의 높이는 제 1 포토레지스트층(23)의 두께로 조절할 수 있고, 인덕터의 라인(200b)이 두께는 제 2 포토레지스트층(27)의 두께로 조절할 수 있어 인덕터(200) 특성을 정확히 조절할 수 있다. 또한, 비아홀(25) 패터닝 후에만 베이크 공정을 실시하므로 기존과 같은 듀얼 다마신 패턴 구조의 포토레지스트층을 베이크할 때 발생되는 포토레지스트층이 흘러내리는 문제가 방지되어 공정의 신뢰성이 증가하게 된다.
상술한 바와 같이, 본 발명은 RE MEMS, RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터의 라인 부분인 두께와 콘택 부분의 높이를 균일하게 조절할 수 있고, 비아홀 및 트렌치의 패턴 형상을 그대로 유지할 수 있어, 균일한 두께로 수 내지 수십 ㎛의 높이를 갖는 고품질 인덕터(high Q inductor)를 제조 가능하게 하여, 소자의 신뢰성 및 고집적화를 실현할 수 있다.

Claims (11)

  1. 제 1 포토레지스트층의 일부분을 현상하여 하부전극이 저면을 이루는 비아홀을 형성하는 단계;
    상기 제 1 포토레지스트층의 표면을 따라 시드층을 형성하는 단계;
    상기 시드층 상에 제 2 포토레지스트층을 도포하고, 상기 제 2 포토레지스트층의 일부분을 현상하여 상기 시드층이 저면을 이루는 트렌치를 형성하는 단계;
    상기 비아홀 및 트렌치를 전도성 물질로 매립하여 인덕터의 콘택 및 인덕터의 라인을 형성하는 단계; 및
    상기 시드층의 노출된 부분 및 상기 포토레지스트층들을 제거하는 단계를 포함하는 반도체 소자의 인덕터 제조 방법.
  2. 제 1 항에 있어서,
    상기 인덕터의 콘택의 높이는 상기 제 1 포토레지스트층의 두께로 조절되는 반도체 소자의 인덕터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 포토레지스트층은 10 내지 120㎛의 두께로 도포 하는 반도체 소자 의 인덕터 제조 방법.
  4. 제 1 항에 있어서,
    상기 인덕터의 라인의 두께는 상기 제 2 포토레지스트층의 두께로 조절되는 반도체 소자의 인덕터 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 2 포토레지스트층은 5 내지 50㎛의 두께로 도포 하는 반도체 소자의 인덕터 제조 방법.
  6. 제 1 항에 있어서,
    상기 시드층은 0.1 내지 1㎛의 두께로 형성하는 반도체 소자의 인덕터 제조 방법.
  7. 제 1 항에 있어서,
    상기 시드층을 형성하기 전에 상기 제 1 포토레지스트층을 베이크하는 단계 를 더 포함하는 반도체 소자의 인덕터 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 포토레지스트층은 90 내지 200℃ 온도 범위에서 베이크하거나, 자외선 영역의 빛을 조사시켜 베이크하는 반도체 소자의 인덕터 제조 방법.
  9. 제 1 항에 있어서,
    상기 인덕터의 콘택 및 상기 인덕터의 라인은 상기 시드층을 이용한 구리 도금 공정으로 형성하는 반도체 소자의 인덕터 제조 방법.
  10. 제 1 항에 있어서,
    상기 시드층 및 상기 포토레지스트층의 제거 공정은 TMAH, PGMEA, PGME 또는 아세톤이 포함된 식각제를 사용하여 이 층들을 동시에 제거하는 반도체 소자의 인덕터 제조 방법.
  11. 제 1 항에 있어서,
    상기 시드층 및 상기 포토레지스트층의 제거 공정은,
    상기 제 2 포토레지스트층을 제거하는 단계;
    상기 시드층을 제거하는 단계; 및
    상기 제 1 포토레지스트층을 제거하는 단계를 포함하는 반도체 소자의 인덕터 제조 방법.
KR1020040030637A 2004-04-30 2004-04-30 반도체 소자의 인덕터 제조 방법 KR101016341B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040030637A KR101016341B1 (ko) 2004-04-30 2004-04-30 반도체 소자의 인덕터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040030637A KR101016341B1 (ko) 2004-04-30 2004-04-30 반도체 소자의 인덕터 제조 방법

Publications (2)

Publication Number Publication Date
KR20050105607A KR20050105607A (ko) 2005-11-04
KR101016341B1 true KR101016341B1 (ko) 2011-02-22

Family

ID=37282752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040030637A KR101016341B1 (ko) 2004-04-30 2004-04-30 반도체 소자의 인덕터 제조 방법

Country Status (1)

Country Link
KR (1) KR101016341B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015528B1 (ko) * 2008-09-17 2011-02-16 주식회사 동부하이텍 반도체 소자의 인덕터 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05217945A (ja) * 1992-02-03 1993-08-27 Nippon Telegr & Teleph Corp <Ntt> 配線構造体の製作方法
US20020098681A1 (en) 1999-07-27 2002-07-25 Chao-Kun Hu Reduced electromigration and stressed induced migration of Cu wires by surface coating
KR20030030957A (ko) * 2001-10-10 2003-04-18 에스티마이크로일렉트로닉스 에스.에이. 모놀리식 회로에서 인덕턴스 및 비아 형성

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05217945A (ja) * 1992-02-03 1993-08-27 Nippon Telegr & Teleph Corp <Ntt> 配線構造体の製作方法
US20020098681A1 (en) 1999-07-27 2002-07-25 Chao-Kun Hu Reduced electromigration and stressed induced migration of Cu wires by surface coating
KR20030030957A (ko) * 2001-10-10 2003-04-18 에스티마이크로일렉트로닉스 에스.에이. 모놀리식 회로에서 인덕턴스 및 비아 형성

Also Published As

Publication number Publication date
KR20050105607A (ko) 2005-11-04

Similar Documents

Publication Publication Date Title
US7256136B2 (en) Self-patterning of photo-active dielectric materials for interconnect isolation
US6180512B1 (en) Single-mask dual damascene processes by using phase-shifting mask
US8530147B2 (en) Patterning process
KR20180049101A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
US8946080B2 (en) Pattern transfer method
US4661204A (en) Method for forming vertical interconnects in polyimide insulating layers
JPS6245043A (ja) 半導体構造における溝の充填方法
US6455227B1 (en) Multilayer resist structure, and method of manufacturing three-dimensional microstructure with use thereof
US7704875B1 (en) High-density contact holes
KR101016341B1 (ko) 반도체 소자의 인덕터 제조 방법
KR100611474B1 (ko) 반도체 소자의 인덕터 제조 방법
JPH0669351A (ja) 多層金属配線構造のコンタクトの製造方法
US6346473B1 (en) Methods for fabricating microelectronic device interconnects with spun-on glass regions
JP2017092238A (ja) 半導体基板の製造方法
KR910007532B1 (ko) 다층 레지스트 구조를 가진 부품 및 이의 제조 방법
US6579790B1 (en) Dual damascene manufacturing process
KR100734664B1 (ko) 랭뮤어 블로젯막의 배향 원리를 이용한 미세 패턴 형성방법
KR100523138B1 (ko) 반도체 소자의 인덕터 제조 방법
US7504334B2 (en) Semiconductor device and method for manufacturing same
KR100947458B1 (ko) 반도체 소자의 인덕터 제조 방법
US6951708B2 (en) Method of forming photosensitive film pattern
KR100998961B1 (ko) 반도체 소자의 인덕터 제조 방법
KR0137979B1 (ko) 반도체 소자의 미세콘택 형성방법
JP2002280451A (ja) 多層配線形成方法
US8268730B2 (en) Methods of masking semiconductor device structures

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180116

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 10