JP2005091415A - レジストパターン形成方法とデバイス製造方法 - Google Patents

レジストパターン形成方法とデバイス製造方法 Download PDF

Info

Publication number
JP2005091415A
JP2005091415A JP2003320779A JP2003320779A JP2005091415A JP 2005091415 A JP2005091415 A JP 2005091415A JP 2003320779 A JP2003320779 A JP 2003320779A JP 2003320779 A JP2003320779 A JP 2003320779A JP 2005091415 A JP2005091415 A JP 2005091415A
Authority
JP
Japan
Prior art keywords
resist pattern
resist
glass transition
transition temperature
electron beam
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003320779A
Other languages
English (en)
Other versions
JP4218476B2 (ja
Inventor
Minoru Watanabe
実 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003320779A priority Critical patent/JP4218476B2/ja
Priority to US10/829,450 priority patent/US6900141B2/en
Publication of JP2005091415A publication Critical patent/JP2005091415A/ja
Application granted granted Critical
Publication of JP4218476B2 publication Critical patent/JP4218476B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0005Production of optical devices or components in so far as characterised by the lithographic processes or materials used therefor
    • G03F7/0007Filters, e.g. additive colour filters; Components for display devices
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/949Energy beam treating radiation resist on semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Materials For Photolithography (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 微細構造の半導体装置等の製造に用いるレジストパターンの製造方法を提供する。
【解決手段】 Si基板1の表面に、電子ビームの照射でガラス転移温度が上昇する性質を有する化学増幅型ポジレジスト剤12を塗布し、このレジスト剤12によるレジストパターン12aを形成する。更に、レジストパターン12aの表面に電子ビームを照射し、上層部のガラス転移温度を上昇させたあとベーク処理を行う。これにより、電子ビームが照射されていない下層部のレジストパターン12bが流動化し、断面がテーパー状となって下部の開口部が縮小したレジストパターン12cが得られる。更に、このテーパー状のレジストパターン12cをマスクとして、通常のエッチング処理を行って微細構造の半導体装置やデバイスを製造する。
【選択図】 図1

Description

本発明は、半導体装置やデバイスを製造するときにエッチングマスクとして使用するレジストパターンの形成技術に関するものである。
デバイスの高性能化と微細化の進展により、コンタクトパターン等を収縮させる寸法シュリンクに対する要求が高まっている。一般的に、デバイス製造工程中のコンタクト形成において、チップシュリンクや合わせ余裕確保の観点から、コンタクト径をシュリンクする技術が開発されてきており、これにより製造コストの低減や製品歩留まりの向上が図られてきている。
シュリンク技術の1つに、テーパーエッチング法がある。これは、リソグラフィー工程で形成した垂直形状のレジストパターンをマスクとしてエッチングする際に、ホールの内壁部へのデポジションを利用して徐々にホールサイズを縮小化し、被加工膜をテーパー形状にエッチングする技術である。例えば、通常のリソグラフィー処理によって直径0.26μm程度のホールレジストパターンを垂直に形成した基板に、テーパーエッチングを行うことにより、被加工膜の上層部分が直径0.26μm、下層部分が直径0.20μm程度の寸法でテーパー形状となるコンタクトホールを加工することができる。
2000−182940号公報 2001−307993号公報 2001−326153号公報 2001−332484号公報
しかしながら、上記のテーパーエッチング法では、テーパー角を制御することが困難であり、更に、デポジションでのエッチングストップのために、コンタクトホールが未開口となってしまう等の課題があった。
本発明は、レジストパターンの形成において、エネルギー線の照射によってガラス転移温度が上昇するレジスト剤を加工対象の基板上に塗布する処理と、前記レジスト剤に対して露光及び現像を行うことにより所定のレジストパターンを形成する処理と、前記レジストパターンの表面に一定量のエネルギー線を照射してその表面のガラス転移温度を上昇させる処理と、前記エネルギー線が照射されたレジストパターンを所定の温度でベーク処理することにより、該レジストパターンの下層部を流動化させて断面をテーパー状にする処理とを順次施すことを特徴としている。
本発明では、レジストパターンの表面にエネルギー線を照射してその表面のガラス転移温度を上昇させる処理と、このレジストパターンを所定の温度でベーク処理して該レジストパターンの下層部を流動化させる処理を施している。これにより、断面がテーパー状となったレジストパターンが形成され、これをマスクとしてエッチングすることにより、微細な半導体装置やデバイスを低コストで製造することができるという効果がある。
Si基板の表面に、電子ビームの照射でガラス転移温度が上昇する性質を有する化学増幅型ポジレジスト剤等を塗布し、このレジスト剤によるレジストパターンを形成する。更に、レジストパターンの表面に電子ビームを照射し、上層部のガラス転移温度を上昇させたあとベーク処理を行う。これにより、電子ビームが照射されていない下層部のレジストパターンが流動化し、このレジストパターンの断面がテーパー状となり、レジストパターン下部の開口部を縮小させることができる。更に、このテーパー状のレジストパターンをマスクとして、通常のエッチング処理を行うことにより、微細構造の半導体装置やデバイスを製造する。
図1(a)〜(e)は、本発明の実施例1を示すレジストパターン形成方法の工程図である。以下、この図1(a)〜(e)に従って、Si基板に微細なコンタクトホールを形成するためのレジストパターン形成方法を説明する。
(1) 工程1
図1(a)に示すように、Si基板1の表面に厚さ110nm程度の反射防止膜(BARC)11を塗布する。更にその上層に、電子ビームの照射によってガラス転移温度が上昇するレジスト剤(例えば、信越化学製、化学増幅型ポジレジスト剤SEPR411)12を1000nm程度の厚さに塗布し、100℃程度でベーク処理を行う。次に、KrFエキシマレーザー露光装置(開口数=0.60、σ=0.75)を用いて、0.28μmコンタクト図形を含む所望の設計回路を有するマスクMのパターンを、95mJ/cm程度の露光で焼き付ける。
(2) 工程2
露光されたレジスト剤12を、テトラメチル・アンモニウム・ハイドロオキサイト(TMAH)2.38%現像液によって現像処理を行う。これにより、図1(b)に示すように、レジスト剤12の露光部が垂直に除去され、280nm設計のホールパターンを有するレジストパターン12aが形成される。
(3) 工程3
図1(c)に示すように、レジストパターン12aが形成されたSi基板1の全面に、電子ビーム(EB)を照射する。ここでは、レジストパターン12aの上層部を選択的に電子ビーム処理するために、1keV,500μC/cmで照射処理を行う。これにより、電子ビーム処理が行われたレジストパターン12bの上層部のガラス転移温度が150℃程度に上昇し、耐熱性が向上する。
(4) 工程4
ホットプレートを用いて、レジストパターン12bに対して155℃、90秒のベーク処理を行う。これにより、レジストパターン12bの下層部で、電子ビーム処理が行われていない箇所(ガラス転移温度が低い部分)に熱だれが生じ、図1(d)に示すようにホールパターンの形状がテーパー状になったレジストパターン12cが得られる。即ち、レジストパターン12cの上層部におけるホール径は、初めに形成したとおりの0.28μmに維持され、このレジストパターン12cの下層部におけるホール径は、最初の寸法よりも縮小して、例えば0.10μmとなる。
以上がテーパー形状のレジストパターンの形成工程であるが、このように形成されたテーパー状のレジストパターン12cをエッチングマスクとして、通常の方法で加工対象のSi基板1をエッチングする。これにより、レジストパターン12cとSi基板1が同時にテーパー状にエッチングされ、図1(e)に示すように、上部のホール径が0.28μm、下部のホール径が0.1μmのテーパー形状になった、目的とするコンタクトホール1hが形成されたSi基板1aが得られる。
以上のように、この実施例1のレジストパターン形成方法は、レジストパターン12aの表面に電子ビームを照射して上層部のガラス転移温度を高くした後、このレジストパターン12bをベーク処理するようにしている。これにより、下層部が選択的に熱だれし、テーパー形状の微細なホールパターンを有するレジストパターン12cを形成することができるという利点がある。なお、テーパー角やホール径縮小量は、レジスト剤12の種類や膜厚、電子ビームの照射量、及びベーク条件等によって制御可能である。
更に、この実施例1ではリソグラフィー処理で3次元テーパー形状による寸法縮小を行うため、従来のエッチング処理によるテーパー形状コンタクト形成方法に比較して、高精度の寸法制御が可能となり、微小なホールパターン形成が可能になる。
図2(a)〜(e)は、本発明の実施例2を示すデバイス製造方法の工程図であり、図1中の要素と共通の要素には共通の符号が付されている。以下、この図2(a)〜(e)に従って、半導体デバイスの製造方法を説明する。
(1) 工程1
まず、シリコンウエハに対して、素子分離工程、ゲート形成工程等を行って形成されたシリコン基板1の表面に、シリコン酸化膜(NSG)等の層間絶縁膜2を1000nm程度の厚さに形成する。更に、層間絶縁膜2の表面に厚さ110nm程度の反射防止膜11を塗布した後、その上層に電子ビームの照射によってガラス転移温度が上昇するレジスト剤12を1000nm程度の厚さに塗布し、100℃程度でベーク処理を行う。
次に、図2(a)に示すように、KrFエキシマレーザー露光装置(開口数=0.60、σ=0.75)を用いて、0.28μmコンタクト図形を含む所望の設計回路を有するマスクMのパターンを、95mJ/cm程度の露光で焼き付ける。
(2) 工程2
露光されたレジスト剤12を、テトラメチル・アンモニウム・ハイドロオキサイト2.38%現像液によって現像処理を行う。これにより、図2(b)に示すように、レジスト剤12の露光部が垂直に除去され、280nm設計のホールパターンを有するレジストパターン12aが形成される。
(3) 工程3
図2(c)に示すように、レジストパターン12aが形成されたSi基板1の全面に、電子ビームを照射する。ここでは、レジストパターン12aの上層部を選択的に電子ビーム処理するために、1keV,500μC/cmで照射処理を行う。これにより、電子ビーム処理が行われたレジストパターン12bの上層部のガラス転移温度が150℃程度に上昇し、耐熱性が向上する。
(4) 工程4
ホットプレートを用いて、レジストパターン12bに対して155℃、90秒のベーク処理を行う。これにより、レジストパターン12bの下層部で、電子ビーム処理が行われていない箇所に熱だれが生じ、図2(d)に示すようにホールパターンの形状がテーパー状になったレジストパターン12cが得られる。即ち、レジストパターン12cの上層部におけるホール径は、初めに形成したとおりの0.28μmに維持され、このレジストパターン12cの下層部におけるホール径は、最初の寸法よりも縮小して、例えば0.10μmとなる。
(5) 工程5
このように形成されたテーパー状のレジストパターン12cをエッチングマスクとして、通常の方法で加工対象の層間絶縁膜2をエッチングする。これにより、レジストパターン12cと層間絶縁膜2が同時にテーパー状にエッチングされ、図2(e)に示すように、上部のホール径が0.28μm、下部のホール径が0.1μmのテーパー形状になった、目的とするコンタクトホール2hが形成された層間絶縁膜2aが得られる。その後、通常のコンタクトホール埋め込み工程、及びメタル配線工程等によってデバイスの製造を行う。
以上のように、この実施例2のデバイス製造方法は、レジストパターン12aの表面に電子ビームを照射して上層部のガラス転移温度を高くした後、このレジストパターン12bをベーク処理するようにしている。これにより、実施例1と同様のレジストパターンを形成することができ、微細なコンタクトホールの形成が可能になり、デバイスのチップ面積縮小や、デバイス製造における合わせ余裕確保が容易になるという利点がある。
なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、上記実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。
(1) コンタクトホールを例にしてレジストパターンの形成方法を説明したが、ビア、トレンチ、ダマシン、キャパシタ等の、各種の溝や穴のパターン形成にも適用できる。
(2) 実施例中で示した材料、寸法、処理条件等は一例であり、同様の処理が可能なものに置き換えることができる。
本発明の活用例として、例えば、次のようなものがある。
(a) マスク、液晶、薄膜磁気ヘッド、MEMS等の製造。
(b) ナノレベルのレジストパターンの形成。
本発明の実施例1を示すレジストパターン形成方法の工程図である。 本発明の実施例2を示すデバイス製造方法の工程図である。
符号の説明
1 Si基板
1h,2h コンタクトホール
2,2a 層間絶縁膜
11 反射防止膜
12 レジスト剤
12a〜12c レジストパターン

Claims (2)

  1. エネルギー線の照射によってガラス転移温度が上昇するレジスト剤を加工対象の基板上に塗布する処理と、
    前記レジスト剤に対して露光及び現像を行うことにより所定のレジストパターンを形成する処理と、
    前記レジストパターンの表面に一定量のエネルギー線を照射してその表面のガラス転移温度を上昇させる処理と、
    前記エネルギー線が照射されたレジストパターンを所定の温度でベーク処理することにより、該レジストパターンの下層部を流動化させて断面をテーパー状にする処理とを、
    順次施すことを特徴とするレジストパターン形成方法。
  2. エネルギー線の照射によってガラス転移温度が上昇するレジスト剤を加工対象の基板上に塗布する処理と、
    前記レジスト剤に対して露光及び現像を行うことにより所定のレジストパターンを形成する処理と、
    前記レジストパターンの表面に一定量のエネルギー線を照射してその表面のガラス転移温度を上昇させる処理と、
    前記エネルギー線が照射されたレジストパターンを所定の温度でベーク処理することにより、該レジストパターンの下層部を流動化させて断面をテーパー状にする処理と、
    前記断面がテーパー状になったレジストパターンをマスクとして、前記加工対象の基板をエッチングしてテーパー形状の穴または溝を形成する処理とを、
    順次施すことを特徴とするデバイス製造方法。
JP2003320779A 2003-09-12 2003-09-12 レジストパターン形成方法とデバイス製造方法 Expired - Fee Related JP4218476B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003320779A JP4218476B2 (ja) 2003-09-12 2003-09-12 レジストパターン形成方法とデバイス製造方法
US10/829,450 US6900141B2 (en) 2003-09-12 2004-04-22 Method of forming a resist pattern and fabricating tapered features

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003320779A JP4218476B2 (ja) 2003-09-12 2003-09-12 レジストパターン形成方法とデバイス製造方法

Publications (2)

Publication Number Publication Date
JP2005091415A true JP2005091415A (ja) 2005-04-07
JP4218476B2 JP4218476B2 (ja) 2009-02-04

Family

ID=34269937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003320779A Expired - Fee Related JP4218476B2 (ja) 2003-09-12 2003-09-12 レジストパターン形成方法とデバイス製造方法

Country Status (2)

Country Link
US (1) US6900141B2 (ja)
JP (1) JP4218476B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338072B2 (en) 2006-09-26 2012-12-25 Fujitsu Limited Resist composition, resist pattern forming process, and method for manufacturing semiconductor device
US8748077B2 (en) 2011-03-11 2014-06-10 Fujitsu Limited Resist pattern improving material, method for forming resist pattern, method for producing semiconductor device, and semiconductor device
US8795949B2 (en) 2010-12-16 2014-08-05 Fujitsu Limited Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device
US8980535B2 (en) 2010-10-22 2015-03-17 Fujitsu Limited Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device
JP2017103384A (ja) * 2015-12-03 2017-06-08 大日本印刷株式会社 インプリントモールド及びその製造方法、並びにインプリント方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7585616B2 (en) * 2005-01-31 2009-09-08 Hewlett-Packard Development Company, L.P. Method for making fluid emitter orifice
US7927991B2 (en) * 2006-08-25 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5409247B2 (ja) * 2009-10-13 2014-02-05 三菱電機株式会社 半導体装置および半導体装置の製造方法
US8649153B2 (en) 2011-04-28 2014-02-11 International Business Machines Corporation Tapered via and MIM capacitor
US9182662B2 (en) * 2012-02-15 2015-11-10 Rohm And Haas Electronic Materials Llc Photosensitive copolymer, photoresist comprising the copolymer, and articles formed therefrom
US9293414B2 (en) * 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
DK3092820T3 (da) * 2014-01-06 2020-08-03 Wall Audio Inc Magnetisk drevsystem med lineær bevægelig spole
CN106816365B (zh) * 2016-12-23 2019-05-07 信利(惠州)智能显示有限公司 一种增大过孔层的过孔坡度角的方法
CN115166888A (zh) * 2017-09-29 2022-10-11 富士胶片株式会社 滤光器的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5096802A (en) * 1990-11-09 1992-03-17 Hewlett-Packard Company Holes and spaces shrinkage
JPH1098162A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000182940A (ja) 1998-12-17 2000-06-30 Sony Corp レジストパターン形成方法
KR100557585B1 (ko) * 1999-10-29 2006-03-03 주식회사 하이닉스반도체 레지스트 플로우 공정용 포토레지스트 조성물 및 이를 이용한 컨택홀의 형성방법
US6358670B1 (en) * 1999-12-28 2002-03-19 Electron Vision Corporation Enhancement of photoresist plasma etch resistance via electron beam surface cure
JP4308407B2 (ja) 2000-04-26 2009-08-05 Okiセミコンダクタ株式会社 半導体装置の製造方法
JP2001326153A (ja) 2000-05-12 2001-11-22 Nec Corp レジストパターンの形成方法
JP2001332484A (ja) 2000-05-24 2001-11-30 Toshiba Corp パターン処理方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338072B2 (en) 2006-09-26 2012-12-25 Fujitsu Limited Resist composition, resist pattern forming process, and method for manufacturing semiconductor device
US8980535B2 (en) 2010-10-22 2015-03-17 Fujitsu Limited Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device
US8795949B2 (en) 2010-12-16 2014-08-05 Fujitsu Limited Resist pattern improving material, method for forming resist pattern, and method for producing semiconductor device
US8748077B2 (en) 2011-03-11 2014-06-10 Fujitsu Limited Resist pattern improving material, method for forming resist pattern, method for producing semiconductor device, and semiconductor device
JP2017103384A (ja) * 2015-12-03 2017-06-08 大日本印刷株式会社 インプリントモールド及びその製造方法、並びにインプリント方法

Also Published As

Publication number Publication date
US20050059256A1 (en) 2005-03-17
JP4218476B2 (ja) 2009-02-04
US6900141B2 (en) 2005-05-31

Similar Documents

Publication Publication Date Title
US10347501B2 (en) Enhanced patterning of integrated circuit layer by tilted ion implantation
JP4218476B2 (ja) レジストパターン形成方法とデバイス製造方法
US5906911A (en) Process of forming a dual damascene structure in a single photoresist film
JP2004134553A (ja) レジストパターンの形成方法及び半導体装置の製造方法
TWI585822B (zh) 基板上之接觸窗開口的圖案化方法
JPH1174197A (ja) 半導体デバイスの製造方法
US20120145668A1 (en) Forming sloped resist, via, and metal conductor structures using banded reticle structures
JP2005123312A (ja) コンタクトホールの形成方法
TW201723669A (zh) 使用極紫外光微影技術之基板圖案化方法
KR20120126442A (ko) 반도체 소자의 패턴 형성 방법
JP3522470B2 (ja) 半導体装置の製造方法
US7662542B2 (en) Pattern forming method and semiconductor device manufacturing method
JP2012208350A (ja) レジストパターンの形成方法、立体構造の製造方法、及び半導体装置の製造方法
JP2001291651A (ja) レジストパターン形成方法及び半導体装置の製造方法
KR20100102422A (ko) 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
TW200300962A (en) Improved lithography process for transparent substrates
JP5007084B2 (ja) レジストフロー工程及びコーティング処理工程を含む半導体素子の製造方法
JPH06244156A (ja) パタ―ン形成法
JP3509761B2 (ja) レジストパターン形成方法及び微細パターン形成方法
KR20000073971A (ko) 포토레지스트의 산 처리를 이용한 미세 패턴 형성방법
JP2867975B2 (ja) レジストパターンの形成方法
JPS6015920A (ja) 半導体装置の製造方法
US20100119982A1 (en) Etching method and manufacturing method of semiconductor device
JP4331017B2 (ja) パターン形成方法
KR20110108712A (ko) 반도체 장치의 콘택 홀 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080630

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081021

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081103

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131121

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees