KR20020085991A - 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체 및그 제조방법 - Google Patents
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Abstract
본 발명은 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체 및 그 제조방법에 관하여 개시한다. 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체는, MEMS 소자 또는 전자회로가 집적되어 있는 반도체칩; 상기 반도체칩의 상방에서 위치하는 저온소결 세라믹 소재; 및 상기 세라믹 소재와 상기 반도체칩 사이에 개재하여 그들간의 전기적 신호를 접속시키며 그중 외부에 형성된 것은 그들을 외부로부터 밀봉실링하는 실링부를 형성하는 솔더범프들;을 구비한다. 이에 따르면, 웨이퍼 레벨에서 칩스케일의 패키징이 가능해지고 밀봉실링이 되므로 습기의 영향을 방지할 수 있으며 낮은 온도에서의 본딩으로 열적 충격에 약한 제품에도 적용이 가능하며, 칩온칩(Chip On Chip) 기술에 의해 소형의 모듈의 구성이 가능해지는 효과가 있다.
Description
본 발명은 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 MEMS(Micro Electro Mechanical System) 소자 또는 집적회로소자를 포함하는 반도체칩 상에 저온소결 세라믹을 적층하고 그들간을 실링한 칩 스케일 패키지 구조체 및 그 제조방법에 관한 것이다.
RF(Radio Frequency) 집적회로 또는 RF MEMS 소자와 같이 RF 또는 밀리미터파 대역의 신호를 다루는 소자들을 일반적인 집적회로 패키징 방법을 사용시 높은 Q-값과 낮은 손실(Loss)를 구현하기가 어려우며, 또 개별 칩을 패키징하는 경우 다이싱(dicing) 과정중 오염 또는 파손이 일어날 수 있으며, 제조단가가 상승한다. 또한, MEMS 소자를 패키징하기 위한 통상의 기계적인 패키징 방법은 칩의 손상을 가져올 우려가 있다.
도 1에는 미국특허 제6,062,461호에 따른 MEMS 구조를 패키징 하기 위해서 별도의 캐핑 웨이퍼(capping wafer)를 사용하는 발명이 개시되어 있다. 도면을 참조하면, MEMS 구조의 작동공간을 위해서 공동(cavity: 16)이 형성된 캐핑 웨이퍼(12)와 소자 웨이퍼(10)간의 밀봉실링을 위해서 솔더러블 링(18)과 솔더러블 층(20) 사이의 용융을 이용하여 MEMS구조(14)를 그 안에 실링하는 것이다.
그러나, 이러한 기술은 외부와의 전기적 연결을 위해서 밀봉되지 않은 외부에 전극(22)을 형성하므로 인터커넥션을 위한 실장면적이 늘어나는 문제와 캐핑웨이퍼를 이용한 고밀도 집적 모듈을 이용하지 못하는 문제가 있다.
따라서 본 발명은 상기의 문제점을 개선하고자 창출된 것으로서, 본 발명의 목적은 캐핑웨이퍼로서 내부 또는 외부에 수동소자를 구비하는 저온소결 세라믹 소재와 MEMS소자 또는 집적회로소자를 가진 반도체칩을 적층하여 실링된 칩 스케일 패키지 구조체를 제공하는 것이다.
본 발명의 다른 목적은 상기 패키지의 실링을 웨이퍼 레벨에서 행하는 제조방법을 제공하는 것이다.
도 1은 종래의 MEMS 구조가 밀봉실링되는 구조체를 보여주는 분해 단면도,
도 2는 본 발명의 일 실시예에 의한 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체의 단면도,
도 3은 본 발명의 다른 실시예에 의한 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체의 단면도,
도 4a 내지 도 4g는 본 발명에 따른 웨이퍼 레벨에서 저온소결 세라믹으로 실링하는 칩 스케일 패키지 구조체 제조방법을 단계별로 개략적으로 보여주는 단면도,
도 5는 라미네이터 필름이 패턴된 상태의 저면을 나타내는 전자현미경 사진,
도 6은 도 5에서 솔더 범프를 채우고 리플로우시킨 후 필름이 제거된 상태의 저면을 나타내는 전자현미경 사진,
도 7은 캐핑 웨이퍼의 평면을 나타내는 전자현미경 사진.
* 도면의 주요부분에 대한 부호의 설명 *
100: 소자 웨이퍼 102: 제1전극
104: MEMS 소자 120: 솔더 범프
124: 밀봉실링부 126: 제2전극
140: 저온소결 세라믹 기판 142: 비아홀
146: 외부전극 148: 수동소자
150: BGA 160: 능동소자
상기의 목적을 달성하기 위하여 본 발명의 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체는, MEMS 소자 또는 전자회로가 집적되어 있는 반도체칩; 상기 반도체칩의 상방에서 위치하는 저온소결 세라믹 소재; 및 상기 세라믹 소재와 상기 반도체칩 사이에 개재하여 그들간의 전기적 신호를 접속시키며 그중 외부에 형성된 것은 그들을 외부로부터 밀봉실링하는 실링부를 형성하는 솔더범프들;을 구비한다.
상기 저온소결 세라믹 소재는 다층구조로서, 그 내부에 위치하는 비아홀들; 상기 비아홀안을 채운 도전체; 상기 도전체의 상부에 연결되어 외부와의 전기적 연결을 제공하는 전극들; 및 상기 저온소결 세라믹 소재 내부 또는 외부에 집적되어 형성된 수동소자;를 구비하는 것이 바람직하다.
또한, 상기 외부연결전극 상에 위치하는 BGA들(Ball grid arrays); 및 상기 BGA들에 연결되어 그 위에 집적된 능동소자;를 더 구비할 수도 있다.
상기의 다른 목적을 달성하기 위하여 본 발명의 웨이퍼 레벨에서 저온소결 세라믹으로 실링하는 칩 스케일 패키지 구조체 제조방법은, (가) 저온소결 세라믹 웨이퍼에 비아홀들을 형성하는 단계; (나) 상기 비아홀들을 도전성 페이스트로 채우는 단계; (다) 상기 저온소결 세라믹 웨이퍼의 양면을 Cr/Au 증착한 후, 형성된 Cr/Au 막을 패터닝하는 단계; (라) 상기 저온소결 세라믹 웨이퍼의 하부에 라미네이터 필름을 붙인 후, 패터닝하는 단계; (마) 상기 패턴된 필름 사이로 크림 솔더(cream solder)를 채운 후, 리플로우(reflow)시키는 단계; (바) 상기 필름을 아세톤으로 제거한 후, 세척액으로 세척하는 단계; 및 (사) 상기 저온소결 세라믹 웨이퍼를 MEMS 스위치 및/또는 집적회로소자를 구비한 반도체 웨이퍼상에 본딩하는 단계;를 구비한다.
상기 (가) 단계에서 상기 저온소결 세라믹 웨이퍼의 각 소자는 그 내부 또는 외부에 수동소자를 포함하는 것이 바람직하다.
또한, 상기 (다) 단계 이후에 상기 저온소결 세라믹 웨이퍼의 상부의 Cr/Au 막 상부에 BGA를 형성하는 단계; 및 상기 BGA 상부에 집적된 능동소자를 마련하는단계;를 더 구비할 수 있다.
이하 첨부도면을 참조하여 본 발명의 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체에 따른 실시예를 상세히 설명한다.
도 2는 본 발명의 일 실시예에 의한 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체의 단면도를 나타낸 것이다.
도면을 참조하면, 소자웨이퍼(100) 상에 다수의 제1전극(102)과 MEMS소자(104)가 형성되어 있다. 상기 제1전극(102)은 Cr/Au막이 300Å/200㎛ 증착된 것이며, MEMS소자로서는 외팔보 또는 양팔보, 스프링 등으로 다양하게 기판(100) 상에 지지될 수 있으며, 집적회로소자도 이용가능하다.
상기 제1전극(102) 상에는 상방에 형성되는 저온소결 세라믹 기판(140)과의 전기적 연결(122)과 외부 밀봉실링부(124)를 제공하는 다수의 솔더범프(120)가 형성되어 있으며, 상기 솔더범프(120) 상에는 제1전극(102)과 같은 Cr/Au 막인 제2전극(126)이 형성되어 있다.
상기 제2전극(126) 상에는 캐핑웨이퍼인 저온소결 세라믹 기판(140)이 형성되어 있다. 상기 저온소결 세라믹기판(140)은 듀퐁사의 상품명 "Green Tape"로 불리는 저온소결 세라믹 재료(141)가 여러장 겹쳐져 형성되어 그 내부에는 다수의 비아홀(142)과 그를 채운 전기적 도전체(144)가 형성되어 있으며, 상기 비아홀 상에는 외부와의 전기적 연결을 하는 외부전극(146)이 형성되어 있다. 또한 상기 저온소결 세라믹 기판(140)의 내부에는 릴레이, 가변 커패시터 또는 가변 인덕터와 같은 수동소자(148)가 형성될 수도 있다.
상기와 같이 구성된 본 발명의 칩 스케일 패키지 구조체는 반도체칩의 크기로 반도체 패키지를 형성할 수 있는 것으로, 그 작용은 소자 웨이퍼(100)로부터 출력된 신호가 제1전극(102)과 솔더 범프(120)를 통해 제2전극(126) 및 외부전극(146)으로 전달되며, 상기 외부전극(146)으로 전달된 신호는 주기판(Mother Board)로 전달되어 주변소자로 전달된다. 주변소자에서 발생된 신호가 소자 웨이퍼(100)로 전달되는 경우에는 위에서 설명한 경우의 역순으로 신호가 전달되는 것이다.
도 3은 도 2의 소자 상부에 능동소자가 집적되는 다른 실시예를 도시한 것이며, 상기 일 실시예에서와 같은 구성요소에 대해서는 같은 참조번호를 사용한다.
도면을 참조하면, 외부전극(146) 상부에 BGA(150)가 형성되며, BGA(150) 상부에는 능동소자(160)가 형성되어 있다. 상기 구조의 작용은 상기 실시예에서 설명한 것과 동일하므로 여기서는 생략한다.
이와 같은 본 발명의 저온소결 세라믹 기판으로 실링한 칩 스케일 패키지의 제조방법을 도 4a 내지 도 4g에 개략 단면도로 나타내었다.
먼저 도 4a에 도시한 바와 같이, 저온소결 세라믹 웨이퍼(140)를 마련하고 비아홀들(142)을 형성한다. 이때 저온소결 세라믹 웨이퍼(140) 내부에 또는 외부에 수동소자를 형성할 수도 있다.
다음 단계로 상기 비아홀(142)을 금 또는 은과 같은 도전성 페이스트(144)로 채운다(도 4b 참조).
다음에, 상기 저온소결 세라믹 웨이퍼(140)의 상하면에 Cr/Au를 증착한 후패터닝하여 제1전극(102) 및 제2전극(122)을 형성하며(도 4c 참조), 본 실시예에서는 Cr/Au막을 300Å/200㎛로 증착하였다.
또한, 상기 단계 이후에 도 3에서 보듯이 상기 저온소결 세라믹 웨이퍼(140)의 상부의 제2전극(122) 상에 BGA(150)를 형성한 후, BGA(150) 상부에 집적된 능동소자(160)를 마련하는 단계를 더 구비할 수도 있다.
다음으로 저온소결 세라믹 웨이퍼(140)의 하부에 100㎛의 라미네이터 필름(143)을 붙인 후 패터닝한다(도 4d 참조).
상기 패턴된 필름(143) 사이로 크림 솔더(145)를 채운후 180 ℃ 정도에서 리플로우(reflow) 시키며, 그에 따라 크림 솔더(145)는 75㎛ 정도로 줄어들면서 제2전극(122) 상에 정렬된다(도 4e 참조).
다음에 상기 필름(도 4e의 참조번호 143)을 아세톤으로 제거한 후, 이소프로필 알콜 등으로 세척시킨다(도 4f 참조).
다음으로 MEMS스위치(104)를 구비한 반도체 웨이퍼(100) 상에 상기 저온소결 세라믹 웨이퍼(140)를 정렬시켜서 본딩을 시킨다. 본 실시예에서는 테스트용 공면 도파관(Coplanar Waveguide: CPW) 패턴을 정렬시켜서 약 200 ℃에서 본딩을 시켰다.
도 5 내지 도 7은 캐핑웨이퍼로서, 도 5는 라미네이터 필름이 패턴된 상태의 저면을 나타내는 전자현미경 사진이며, 도 6은 도 5에서 솔더 범프를 채우고 리플로우시킨 후 필름이 제거된 상태의 저면을 나타내는 전자현미경 사진이며, 도 7은 캐핑 웨이퍼의 평면을 나타내는 전자현미경 사진이다.
표1은 본 발명의 바람직한 실시예에 의해 제조된 샘플을 사용하여 RF측정기계인 HP8510 network analyser로 측정한 RF특성치를 나타낸 것이다.
| 주파수, GHz | 0.9 | 1.0 | 1.8 | 2.0 |
| CPW 손실 | 0.0948 | 0.0981 | 0.1326 | 0.1431 |
| 측정 손실 | 0.1635 | 0.1716 | 0.2043 | 0.2226 |
| 패키징 손실 | 0.0687 | 0.0735 | 0.0717 | 0.0795 |
표 1에서 보면, 테스트용 CPW 패턴의 경우 주파수 2 GHz에서 삽입손실이 0.1431 dB이었으며, 이를 상기 제조방법으로 패키징하였을 때 삽입손실이 0.2226 dB 이었다. 따라서 패키징 손실은 이들의 차로서 구하면 0.0795 dB로서 매우 양호한 결과를 나타내었다.
이상에서 설명한 바와 같이 본 발명에 따르면, 웨이퍼 레벨에서 칩스케일의 패키징이 가능해지고 밀봉실링이 되므로 외기의 영향을 방지할 수 있으며 낮은 온도에서의 본딩으로 열적 충격에 약한 제품에도 적용이 가능하며, 칩온칩(Chip On Chip) 기술에 의해 소형의 모듈의 구성이 가능해지는 효과가 있다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
Claims (6)
- MEMS 소자 또는 전자회로가 집적되어 있는 반도체칩;상기 반도체칩의 상방에서 위치하는 저온소결 세라믹 소재; 및상기 세라믹 소재와 상기 반도체칩 사이에 개재하여 그들간의 전기적 신호를 접속시키며 그중 외부에 형성된 것은 그들을 외부로부터 밀봉실링하는 실링부를 형성하는 솔더범프들;을 구비하는 저온소결 세라믹으로 실링된 칩 스케일 패키지.
- 제 1 항에 있어서,상기 저온소결 세라믹 소재는 다층구조로서, 그 내부에 위치하는 비아홀들;상기 비아홀안을 채운 도전체;상기 도전체의 상부에 연결되어 외부와의 전기적 연결을 제공하는 전극들; 및상기 저온소결 세라믹 소재 내부 또는 외부에 집적되어 형성된 수동소자;를 구비하는 것을 특징으로 하는 저온소결 세라믹으로 실링된 칩 스케일 패키지.
- 제 2 항에 있어서,상기 외부연결전극 상에 위치하는 BGA들; 및상기 BGA들에 연결되어 그 위에 집적된 능동소자;를 더 구비하는 것을 특징으로 하는 저온소결 세라믹으로 실링된 칩 스케일 패키지.
- (가) 저온소결 세라믹 웨이퍼에 비아홀들을 형성하는 단계;(나) 상기 비아홀들을 도전성 페이스트로 채우는 단계;(다) 상기 저온소결 세라믹 웨이퍼의 양면을 Cr/Au 증착한 후, 형성된 Cr/Au 막을 패터닝하는 단계;(라) 상기 저온소결 세라믹 웨이퍼의 하부에 라미네이터 필름을 붙인 후, 패터닝하는 단계;(마) 상기 패턴된 필름 사이로 크림 솔더를 채운 후, 리플로우시키는 단계;(바) 상기 필름을 아세톤으로 제거한 후, 세척액으로 세척하는 단계; 및(사) 상기 저온소결 세라믹 웨이퍼를 MEMS 스위치 및/또는 집적회로소자를 구비한 반도체 웨이퍼상에 본딩하는 단계;를 구비하는 것을 특징으로 하는 웨이퍼 레벨에서 저온소결 세라믹으로 실링하는 칩 스케일 패키지 제조방법.
- 제 4 항에 있어서,상기 (가) 단계에서 상기 저온소결 세라믹 웨이퍼의 각 소자는 그 내부 또는 외부에 수동소자를 포함하는 것을 특징으로 하는 웨이퍼 레벨에서 저온소결 세라믹 으로 실링하는 칩 스케일 패키지 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 (다) 단계 이후에 상기 저온소결 세라믹 웨이퍼의 상부의 Cr/Au 막 상부에 BGA를 형성하는 단계; 및상기 BGA 상부에 집적된 능동소자를 마련하는 단계;를 더 구비하는 것을 특징으로 하는 웨이퍼 레벨에서 저온소결 세라믹으로 실링하는 칩 스케일 패키지 제조방법.
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