KR101534680B1 - 적층형 반도체 패키지 - Google Patents

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Abstract

본 발명은 상부 단위패키지 및 하부 단위패키지를 포함하는 적층형 반도체 패키지에 있어서, 상기 하부 단위패키지는 기판; 상기 기판의 상면에 배치된 반도체 칩; 상기 반도체 칩의 상면에 정렬된 단자 패드; 상기 단자 패드 상에 형성된 돌기부; 상기 기판 상에 형성되고, 상기 반도체 칩과 상기 돌기부를 덮는 보호층; 및 상기 보호층 내에 형성되고, 상기 돌기부를 노출시키는 개구부를 포함하고, 상기 상부 단위패키지는 기판; 상기 기판의 하면에 구비되는 볼 랜드; 및 상기 볼 랜드 상에 형성되는 솔더 볼을 포함하며, 상기 상부 단위패키지의 솔더 볼은 상기 하부 단위패키지의 개구부 내에 삽입되어 상기 하부 단위패키지의 돌기부에 접속하는 것을 특징으로 하는 적층형 반도체 패키지에 관한 것이다.
따라서, 본 발명은 하부에 위치한 단위 패키지 상에 별도의 범프 영역 또는 솔더볼 영역을 형성할 필요가 없어, 고집적화와 더불어, 반도체 패키지의 소형화를 구현할 수 있는 적층형 반도체 패키지를 제공할 수 있는 효과가 있다.
단자 패드, 적층, 돌기부, 소터

Description

적층형 반도체 패키지{Stack type semiconductor package}
본 발명은 적층형 반도체 패키지에 관한 것으로, 보다 자세하게는 상부 단위패키지와 하부 단위패키지를 전기적으로 연결하기 위한 단위패키지의 형상에 관한 것이다.
최근 들어, 반도체 제품에 대한 소형화가 가속화됨에 따라, 반도체 칩 자체의 고집적화와 더불어, 반도체 패키지의 소형화가 요구되고 있다. 이를 위해, 다수개의 패키지를 적층한 적층형 반도체 패키지가 개발되기에 이르렀다.
구체적으로, 상기 적층형 반도체 패키지의 일 예로서, 하부에 볼 그리드 어레이(Ball Grid Array; 이하, BGA라 한다)형 패키지가 위치하고, 상기 BGA 패키지 상에 다른 BGA형 패키지가 적층된 적층형 패키지를 들 수 있다.
이러한 패키지에 있어서, 상기 상부 BGA형 패키지의 솔더볼은 상기 하부 BGA형 패키지 상에 실장되어 전기적으로 접속된다.
하지만, 이러한 상부 BGA형 패키지와 하부 BGA형 패키지의 전기적 접속을 위해서는 하부 BGA형 패키지 상에는 상부 BGA형 패키지의 솔더볼이 실장되는 별도의 범프 영역 또는 솔더볼 영역이 필요한 문제점이 있다.
따라서, 본 발명은 고집적화와 더불어, 반도체 패키지의 소형화를 구현할 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
또한, 본 발명은 별도의 범프 영역 또는 솔더볼 영역을 형성할 필요가 없는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명은 상부 단위패키지 및 하부 단위패키지를 포함하는 적층형 반도체 패키지에 있어서, 상기 하부 단위패키지는 기판; 상기 기판의 상면에 배치된 반도체 칩; 상기 반도체 칩의 상면에 정렬된 단자 패드; 상기 단자 패드 상에 형성된 돌기부; 상기 기판 상에 형성되고, 상기 반도체 칩과 상기 돌기부를 덮는 보호층; 및 상기 보호층 내에 형성되고, 상기 돌기부를 노출시키는 개구부를 포함하고, 상기 상부 단위패키지는 기판; 상기 기판의 하면에 구비되는 볼 랜드; 및 상기 볼 랜드 상에 형성되는 솔더 볼을 포함하며, 상기 상부 단위패키지의 솔더 볼은 상기 하부 단위패키지의 개구부 내에 삽입되어 상기 하부 단위패키지의 돌기부에 접속하는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지의 보호층 내에 형성되는 개구부는 상기 하부 단위패키지의 돌기부에 대응하는 영역에 각각 형성된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지의 보호층 내에 형성되는 개구부는 1 자 형태의 그루브(groove)인 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지의 단자패드는 1열로 정렬된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지의 단자패드는 재배선을 통하여 1열로 정렬된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지는 상기 하부 단위패키지의 기판과 상기 하부 단위패키지의 반도체 칩을 전기적으로 연결시키는 도전성 와이어를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지는 상기 하부 단위패키지의 기판의 상면 가장자리 부근에 와이어 본딩 패드를 더 구비하고, 상기 도전성 와이어는 상기 하부 단위패키지의 반도체 칩 상에 구비된 단자 패드와 상기 와이어 본딩 패드를 전기적으로 연결시키는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지는 상기 하부 단위패키지의 기판의 상면 가장자리 부근에 와이어 본딩 패드를 더 구비하고, 상기 도전성 와이어는 상기 하부 단위패키지의 반도체 칩의 단자 패드 상에 형성된 돌기부와 상기 와이어 본딩 패드를 전기적으로 연결시키는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 하부 단위패키지는 상기 하부 단위패키지의 기판 하면에 구비되는 볼 랜드; 및 상기 하부 단위 패키지의 볼 랜드 상에 형성되는 솔더 볼 을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 상기 상부 단위패키지는 상기 상부 단위패키지의 기판 상면에 배치된 반도체 칩; 상기 상부 단위패키지의 반도체 칩의 상면에 정렬된 단자 패드; 상기 상부 단위패키지의 단자 패드 상에 형성된 돌기부; 상기 상부 단위패키지의 기판 상에 형성되고, 상기 상부 단위패키지의 반도체 칩과 상기 상부 단위패키지의 돌기부를 덮는 보호층; 및 상기 상부 단위패키지의 보호층 내에 형성되고, 상기 상부 단위패키지의 돌기부를 노출시키는 개구부를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
따라서, 본 발명은 적층형 반도체 패키지를 제조함에 있어서, 하부에 위치한 단위 패키지 상에 별도의 범프 영역 또는 솔더볼 영역을 형성할 필요가 없어, 고집적화와 더불어, 반도체 패키지의 소형화를 구현할 수 있는 효과가 있다.
또한, 본 발명은 단위 패키지들을 전기적으로 접속하기 위한 돌기부를 노출함에 있어서, 1열로 정렬된 돌기부를 따라 보호층 상에 전면적으로 개구부를 형성함으로써, 단위 시간당 생산량을 향상시킬 수 있는 효과가 있다.
첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하 기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 5는 본 발명에 따른 적층형 반도체 패키지의 제조방법들을 나타낸 도면이다.
먼저, 도 1을 참조하면, 본 발명에 따른 반도체 단위패키지(100)는 기판(110)을 제공한다. 상기 기판(110)은 인쇄회로기판, 테이프, 리드 프레임 또는 웨이퍼일 수 있으나, 바람직하게는 상면의 가장자리 부근에 와이어 본딩 패드(112)를 구비하고, 하면 상에 볼 랜드(111)를 구비하는 인쇄회로기판일 수 있다.
상기 와이어 본딩 패드(112)는 외부와 전기적으로 연결되기 위한 외부 인출전극(I/O electrode)의 전극 패드에 해당하며, 또한, 상기 와이어 본딩 패드 중 어느 하나는 해당 반도체 단위패키지에 형성되는 반도체 칩에 신호를 전달하지 않는 더미패드일 수 있다.
즉, 후술할 바와 같은, 도 5의 적층형 반도체 패키지는 상부에 위치한 단위패키지(P1) 및 하부에 위치한 단위패키지(P2)가 적층되어 적층형 반도체 패키지를 구성할 수 있는데, 이 경우, I/O 신호를 공유하는 패드구조에서는 상기 와이어 본딩 패드는 외부와 전기적으로 연결되기 위한 외부 인출전극(I/O electrode)의 전극 패드에 해당하며, 신호를 공유하지 않고 각각의 단위패키지에 신호를 보내야 하는 경우는 바이패스(bypass)가 가능하도록 상기 와이어 본딩 패드 중 어느 하나는 해당 반도체 단위패키지에 형성되는 반도체 칩에 신호를 전달하지 않는 더미패드일 수 있다.
예를 들어, 도 5와 같은 적층형 반도체 패키지와 같이 3층 구조의 적층형 반도체 패키지에서, 최상층인 제3층에 위치하는 반도체 단위패키지에만 신호를 보내야 하는 경우는 최하층인 제1층, 중간층인 제2층을 거쳐 최상층인 3층에 신호가 도달되어야 하므로, 제3층의 반도체 단위패키지에 도달되어야 할 신호가 제1층 및 제2층의 반도체 단위패키지에는 도달되지 않도록, 제1층 및 제2층의 반도체 단위패키지의 와이어 본딩 패드 중 어느 하나는 해당 반도체 단위패키지에 형성되는 반도체 칩에 신호를 전달하지 않는 더미패드일 수 있다. 이는 당업계에서 자명한 것이므로, 구체적인 설명은 이하 생략하기로 한다.
계속해서, 상기 기판(110)은 상기 와이어 본딩 패드(112) 및 상기 볼 랜드(111) 상에 배치된 솔더 레지스트층(113a, 113b)을 각각 구비한다. 상기 솔더 레지스트층은 개구부들(111a, 112a)을 구비하는데, 상기 개구부들 내에 상기 와이어 본딩 패드(112) 및 상기 볼 랜드(111)의 일부들이 각각 노출된다.
상기 볼 랜드(111)는 후술하는 바와 같은 단자 패드와 동일한 크기 일 수 있으며, 단자 패드와 대응하는 위치에 형성되는 것이 바람직하다.
다음으로 도 2a를 참조하면, 상기 기판(110)의 상면 상에 절연 접착제(114)를 사용하여 반도체 칩(115)을 부착한다. 이때, 상기 반도체 칩(115)은 외부에서 입력된 각종 정보를 저장하는 회로부(도시 안됨)를 포함하며, 또한, 회로부와 전기적으로 연결되고, 상기 반도체 칩(115)의 상면에 1열로 정렬된 단자 패드(116a)를 구비한다. 상기 단자 패드(116a)는 도전성 와이어(117)을 통하여 와이어 본딩 패드(112)와 전기적으로 연결된다.
계속해서 도 2a를 참조하면, 상기 단자 패드(116a) 상에 범프를 형성하거나, 솔더볼을 형성함으로써, 돌기부(116b)를 형성한다.
이때, 상기 돌기부(116b)는 1열로 정렬된 단자 패드(116a) 상에 각각 형성하므로, 후술하는 도 3b에 도시된 바와 같이, 반도체 칩(115)의 상면에 돌기부(116b)가 1열로 정렬되게 된다.
상기 범프는 금, 은, 구리, 니켈, 알루미늄, 주석, 납, 백금, 비스무스, 인듐, 이들 각각의 합금 또는 이들 중 둘 이상의 합금으로 이루어 질 수 있으며, 상기 범프를 형성하는 것은 무전해/전해 도금, 증착, 스퍼터링 또는 스크린 프린팅을 사용하여 형성할 수 있다. 또한, 상기 솔더볼은 단자 패드 상에 솔더볼을 배치한 후 열처리하여 형성할 수 있다.
이때, 도 2a에서는 도전성 와이어(117)을 통하여 단자 패드(116a)와 와이어 본딩 패드(117)를 전기적으로 연결한 후에 단자 패드 상에 돌기부(116b)를 형성하였으나, 이와는 달리, 도 2b를 참조하면, 단자 패드(116a') 상에 돌기부(116b')를 형성한 이후에 상기 돌기부(116b')와 와이어 본딩 패드(112)를 도전성 와이어(117')를 통하여 전기적으로 연결할 수 있다.
즉, 상기 도전성 와이어(117, 117')의 일측단부는 반도체 칩(115)의 상부면 에 형성된 단자 패드(116a)에 접속되거나, 단자 패드(116a') 상에 형성된 돌기부(116b')에 접속되고, 상기 도전성 와이어(117, 117')의 타측단부는 와이어 본딩 패드(117)에 연결됨으로써, 도전성 와이어는 반도체 칩(115)과 기판(110)을 전기적으로 연결시키는 매개체로 사용된다.
이때, 상기 도전성 와이어는 골드 와이어(gold wire) 또는 알루미늄 와이어(aluminum wire)를 사용할 수 있다.
또한, 도 1 및 도 2a에서는 기판(110) 상에 반도체 칩을 부착한 후에 돌기부를 형성하였으나, 이와는 달리, 반도체 칩에 돌기부를 형성한 후에, 돌기부가 형성된 반도체 칩을 기판 상에 부착할 수 있는 것으로, 본 발명에서는 돌기부를 형성하는 순서에 대하여 한정하는 것은 아니다.
다만, 반도체 칩에 돌기부를 형성한 후에 이를 기판 상에 부착하는 경우는 도 2b와 같이, 돌기부(116b')와 와이어 본딩 패드(112)를 도전성 와이어(117')를 통하여 전기적으로 연결하여야 한다.
다음으로, 도 3a를 참조하면, 상기 기판(110) 상에, 상기 반도체 칩(115), 상기 도전성 와이어(117) 및 상기 돌기부(116b)를 덮는 보호층(118)를 형성한다.
즉, 도전성 와이어(117)에 의해 반도체 칩(115)과 기판(110)이 전기적으로 연결되면, 반도체 칩(115)과 기판(110)의 상부 및 도전성 와이어(117)를 외부 환경으로부터 보호하기 위해서 기판(110)의 상부에 이들을 덮는 보호층(118)를 형성한다. 상기 보호층(118)은 일예로, 에폭시 몰딩 컴파운드에 의해 형성할 수 있으며, 이때, 상기 보호층(118) 내에 상기 돌기부(116b)를 노출시키는 개구부(119)를 형성 한다.
도 3b는 본 발명에 따른 개구부의 제1형상을 나타내는 평면도이며, 도 3c는 본 발명에 따른 개구부의 제2형상을 나타내는 평면도이다.
이때, 도 3a는 도 3b의 I-I선에 따른 단면도, 또는, 도 3c의 II-II선에 따른 단면도에 해당한다.
도 3b를 참조하면, 상기 보호층(118) 내의 개구부(119a)는 레이저를 사용하여 형성할 수 있다.
즉, 도 3b에서는 보호층(118)을 형성한 후에 상기 돌기부(116b)가 노출되도록 레이저 드릴링(laser drilling)으로 개구부(119a)를 형성함으로써, 돌기부(116b)에 대응하는 영역에 각각 개구부(119a)가 형성되어 있음을 알 수 있다.
또한, 도 3c를 참조하면, 상기 보호층(118) 내의 개구부(119b)는 소터(sorter)를 사용하여 형성할 수 있다.
이때, 상기 소터(sorter)는 예를 들어, 한국 공개 특허 제2005-0096351호 등에 개시된 소잉장치를 적용할 수 있다.
즉, 도 3c에서는 보호층(118)을 형성한 후에 상기 돌기부(116b)가 노출되도록 소터(sorter)를 사용하여, 1열로 정렬된 돌기부(116b)를 따라 보호층 상에 전면적으로 개구부(119b)를 형성함으로써, 돌기부(116b)에 대응하는 영역 및 돌기부(116b)에 대응하지 않는 영역에도 전면적으로 개구부(119b)가 형성되어 있음을 알 수 있다. 본 발명에서는 상기 도 3c와 같은 개구부(119b)의 형상을 "1자 형태의 그루브(groove)"라고 정의하기로 한다.
이때, 소터(sorter)를 사용하여 1열로 정렬된 돌기부(116b)를 따라 1자 형태의 그루브(groove)를 형성하는 것은 레이저에 의해 개구부를 형성하는 것과 비교하여, 단위 시간당 생산량이 향상되는 효과가 있다.
즉, 레이저에 의해 개구부를 형성하는 것은 돌기부에 대응하는 영역에만 개구부를 형성할 수 있어, 다수의 공정에 의하여 각각 돌기부에 대응하는 영역마다 개구부를 형성하므로 단위 시간당 생산량이 낮으나, 소터(sorter)를 사용하여 개구부를 형성하는 것은 돌기부에 대응하는 영역 및 돌기부에 대응하지 않는 영역을 포함하여 1회의 공정에 의하여 일괄적으로 개구부를 형성하므로 단위 시간당 생산량이 약 20배 가량 증가할 수 있다.
계속해서 도 4를 참조하면, 상기 솔더 레지스트층(113a)의 개구부(111a)에 의해 노출된 상기 볼 랜드(111) 상에 솔더 볼(120)을 배치한 후, 열처리하여 상기 솔더 볼(120)과 상기 볼 랜드(111)를 전기적으로 접속킴으로써, 단위 패키지(100)를 완성할 수 있다.
다음으로, 도 5를 참조하면, 상기 완성된 단위 패키지들을 다수 개 적층한다.
예를 들어, 상부에 위치한 단위패키지(P1)(이하, "상부 단위패키지"라 함) 및 하부에 위치한 단위패키지(P2)(이하, "하부 단위패키지"라 함)를 통해 살펴보면, 상부 단위패키지의 하면 상에 배치된 솔더 볼(120a)을 하부 단위패키지의 개구부 내에 삽입하여, 하부 단위패키지의 돌기부에 접속시킴으로써, 상부 단위패키지와 하부 단위패키지를 전기적으로 접속시켜 적층형 반도체 패키지를 제조할 수 있 다.
한편, 단위패키지 중, 최하부에 위치한 단위패키지(P2)(이하, "최하부 단위패키지"라 함)에 구비된 솔더 볼은 외부 연결 솔더 볼(120b)이며, 이 외의 다른 층에 위치한 단위패키지에 구비된 솔더 볼은 내부 연결 솔더 볼(120a)에 해당한다.
또한, 도 5에 도시된 바와 같이, 단위패키지 중 최상부에 위치한 단위 패키지(P3)(이하, "최상부 단위패키지"라 함)에는 보호층 내에 돌기부를 노출시키는 개구부를 구비하지 않을 수 있으며, 또한, 도면에는 도시되지 않았으나, 단위패키지 중 최상부 단위 패키지에는 단자 패드 상에 돌기부를 구비하지 않을 수 있다.
도 6은 본 발명에 따른 반도체 칩 상에 형성된 단자 패드를 나타내는 평면도이다.
상술한 바와 같이, 본 발명에서는 단자 패드가 반도체 칩의 상면에서 1열로 정렬된 것이 바람직하며, 이는 도 3c에서와 같이, 보호층을 형성한 후에 돌기부가 노출되도록 소터(sorter)를 사용하여, 1열로 정렬된 돌기부를 따라 보호층 상에 전면적으로 개구부를 형성함에 있어서, 1회의 공정에 의하여 일괄적으로 개구부를 형성하기 위함이다.
즉, 본 발명에서는 단자 패드 상에 돌기부가 형성되고, 상기 돌기부를 노출시키기 위하여 보호층 내에 개구부를 형성하게 되는데, 소터(sorter)를 사용하여, 돌기부를 따라 보호층 상에 전면적으로 개구부를 형성하는 경우, 돌기부가 1열로 정렬되어 있어야 1회의 공정에 의하여 개구부를 형성할 수 있으므로, 단자 패드가 반도체 칩의 상면에서 1열로 정렬된 것이 바람직하다.
따라서, 본 발명에서는 단자 패드의 구조가 반도체 칩 상에 1열로 정렬된 것이 바람직하며, 다만, 도 6에서와 같이, 제 1 단자 패드(217)가 반도체 칩(215) 상에 1열로 정렬되어 있지 않은 경우, 재배선 패턴(218)을 통하여 제 1 단자 패드를 재정렬함으로써, 1열로 정렬된 제 2 단자 패드(216)를 형성할 수 있다.
이상과 같이, 본 발명에서는 적층형 반도체 패키지를 제조함에 있어서, 전극 패드 상에 범프 또는 솔더볼 등에 의한 돌기부를 형성함으로써, 상부에 위치한 단위 패키지와 하부에 위치한 단위 패키지의 전기적 접속을 위하여, 하부에 위치한 단위 패키지 상에 별도의 범프 영역 또는 솔더볼 영역을 형성할 필요가 없어, 고집적화와 더불어, 반도체 패키지의 소형화를 구현할 수 있다.
또한, 본 발명에서는 보호층을 형성한 후에 단위 패키지들을 전기적으로 접속하기 위한 돌기부를 노출함에 있어서, 소터(sorter)를 사용하여, 1열로 정렬된 돌기부를 따라 보호층 상에 전면적으로 개구부를 형성함으로써, 단위 시간당 생산량을 향상시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1 내지 도 5는 본 발명에 따른 적층형 반도체 패키지의 제조방법들을 나타낸 도면,
도 6은 본 발명에 따른 반도체 칩 상에 형성된 단자 패드를 나타내는 평면도이다.
<도면 주요부호에 대한 부호의 설명>
100 : 단위패키지 110 : 기판
111 : 볼 랜드 114 : 절연 접착제
115 : 반도체 칩 116a : 단자 패드
116b : 돌기부 117 : 도전성 와이어
118 : 보호층 119 : 개구부

Claims (10)

  1. 상부 단위패키지 및 하부 단위패키지를 포함하는 적층형 반도체 패키지에 있어서,
    상기 하부 단위패키지는 기판; 상기 기판의 상면에 배치된 반도체 칩; 상기 반도체 칩의 상면에 정렬된 단자 패드; 상기 단자 패드 상에 형성된 돌기부; 상기 기판 상에 형성되고, 상기 반도체 칩과 상기 돌기부를 덮는 보호층; 및 상기 보호층 내에 형성되고, 상기 돌기부를 노출시키는 개구부를 포함하고,
    상기 상부 단위패키지는 기판; 상기 기판의 하면에 구비되는 볼 랜드; 및 상기 볼 랜드 상에 형성되는 솔더 볼을 포함하며,
    상기 상부 단위패키지의 솔더 볼은 상기 하부 단위패키지의 개구부 내에 삽입되어 상기 하부 단위패키지의 돌기부에 접속하고,
    상기 하부 단위패키지의 보호층 내에 형성되는 개구부는 1자 형태의 그루브(groove)인 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 단위패키지의 보호층 내에 형성되는 개구부는 상기 하부 단위패키지의 돌기부에 대응하는 영역에 각각 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 하부 단위패키지의 단자패드는 1열로 정렬된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 하부 단위패키지의 단자패드는 재배선을 통하여 1열로 정렬된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 단위패키지는 상기 하부 단위패키지의 기판과 상기 하부 단위패키지의 반도체 칩을 전기적으로 연결시키는 도전성 와이어를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 하부 단위패키지는 상기 하부 단위패키지의 기판의 상면 가장자리 부근에 와이어 본딩 패드를 더 구비하고,
    상기 도전성 와이어는 상기 하부 단위패키지의 반도체 칩 상에 구비된 단자 패드와 상기 와이어 본딩 패드를 전기적으로 연결시키는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 하부 단위패키지는 상기 하부 단위패키지의 기판의 상면 가장자리 부근에 와이어 본딩 패드를 더 구비하고,
    상기 도전성 와이어는 상기 하부 단위패키지의 반도체 칩의 단자 패드 상에 형성된 돌기부와 상기 와이어 본딩 패드를 전기적으로 연결시키는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 하부 단위패키지는 상기 하부 단위패키지의 기판 하면에 구비되는 볼 랜드; 및 상기 하부 단위 패키지의 볼 랜드 상에 형성되는 솔더 볼을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 상부 단위패키지는 상기 상부 단위패키지의 기판 상면에 배치된 반도체 칩; 상기 상부 단위패키지의 반도체 칩의 상면에 정렬된 단자 패드; 상기 상부 단위패키지의 단자 패드 상에 형성된 돌기부; 상기 상부 단위패키지의 기판 상에 형성되고, 상기 상부 단위패키지의 반도체 칩과 상기 상부 단위패키지의 돌기부를 덮 는 보호층; 및 상기 상부 단위패키지의 보호층 내에 형성되고, 상기 상부 단위패키지의 돌기부를 노출시키는 개구부를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
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