CN101369566A - 适于叠层半导体封装的半导体封装通过电极及半导体封装 - Google Patents

适于叠层半导体封装的半导体封装通过电极及半导体封装 Download PDF

Info

Publication number
CN101369566A
CN101369566A CNA2008102109234A CN200810210923A CN101369566A CN 101369566 A CN101369566 A CN 101369566A CN A2008102109234 A CNA2008102109234 A CN A2008102109234A CN 200810210923 A CN200810210923 A CN 200810210923A CN 101369566 A CN101369566 A CN 101369566A
Authority
CN
China
Prior art keywords
electrode
semiconductor
semiconductor packages
lamellar body
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008102109234A
Other languages
English (en)
Other versions
CN101369566B (zh
Inventor
徐敏硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101369566A publication Critical patent/CN101369566A/zh
Application granted granted Critical
Publication of CN101369566B publication Critical patent/CN101369566B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/145—Material
    • H01L2224/14505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

本发明揭示一包括适合于一叠层半导体封装的通过电极以及一具有该电极的半导体封装。该半导体封装通过电极包括一具有凹槽部分的第一电极以穿过一半导体芯片。一第二电极配置于该第一电极的凹槽内。该半导体封装通过电极的第一电极包括一具有第一硬度的第一金属，该第二电极包括一具有低于第一硬度的第二硬度的第二金属。该通过电极穿过该半导体芯片体，并且可以由具有第一硬度和/或第一熔点的第一金属和具有低于第一硬度和/或第一熔点的第二硬度和/或第二熔点的第二金属形成。该通过电极能使数个半导体封装轻易地堆栈。

Description

适于叠层半导体封装的半导体封装通过电极及半导体封装
技术领域
本发明是关于一种半导体封装的通过电极(through-electrode)及具有该电极的半导体封装。
背景技术
半导体封装一般经过包括半导体芯片制造过程、电测试过程及封装过程的三步骤过程制造。半导体芯片制造过程产生构成例如晶体管、寄存器及电容器的器件的芯片。该电测试过程用电力测试半导体芯片并且将每个芯片分为优良或不良的半导体芯片。该封装过程保护脆弱的半导体芯片不受外部侵害和/或振动。
包括半导体器件的半导体封装已经被应用于比如个人计算机、电视接收器、消费电器及信息通讯机的器件。
半导体封装技术的进步已经产生了“芯片尺寸封装”，其为现有的半导体芯片尺寸的100％至105％。此技术的进展还造就一种能通过堆叠多个半导体芯片和/或半导体封装提升数据储存能力和数据处理速率的“叠层半导体封装(stacked semiconductor package)”。
近来发展的叠层半导体封装，通过在半导体芯片上形成通过电极并且将多个具有通过电极的半导体芯片堆叠而制成。
一种高熔点金属，例如铜，一般用以形成在半导体芯片上形成的通过电极。
因此，于相邻的半导体芯片上形成的通过电极，可通过低熔点金属例如焊料而彼此相互连接。半导体芯片的高熔点通过电极并不受低熔点焊料的影响，并且彼此电性连接。
然而，由于用来电性连接各通过电极的焊料，各叠层半导体芯片之间可产生间隙。由焊料形成的间隙大大地减少叠层半导体封装的可靠性。
底胶(under-fill)材料可被注入受到焊接的半导体芯片之间，以消除由于焊接过程中形成的间隙而造成的可靠性的降低。然而，无法将该底胶材料注入先前的叠层半导体封装的窄间隙。
克服上述问题并且使相邻的各半导体芯片的通过电极彼此直接电性连接是可能的。然而，由于通过电极必须在高温和高压下连结以使各通过电极彼此直接电性连接，因此会造成另一问题。
发明内容
本发明的具体实施例提供一适合用于一叠层半导体封装的半导体封装通过电极。
根据本发明的一具体实施例，一半导体封装的通过电极，包括一具有凹槽部份的第一电极以穿过一半导体芯片；和一设置于该凹槽部分的第二电极。
在该半导体封装的通过电极中，第一电极包括一具有第一硬度的第一金属，第二电极包括一具有低于第一硬度的第二硬度的第二金属。
在该半导体封装的通过电极中，第一电极包括一具有第一熔点的第一金属，第二电极包括一具有低于第一熔点的第二熔点的第二金属。
该半导体封装的通过电极的第一电极包括铜、铝、铝合金或金属合金其中任一。
该半导体封装的通过电极的第二电极包括一含有铅(Pb)的焊料。
该半导体封装的通过电极的第一电极的长度大于该半导体芯片的厚度。
该半导体封装的通过电极的第一电极呈管状，其一端被封闭。
在该半导体封装的通过电极，第一电极具有一延伸到与一端相对的另一端的第一延伸部，第二电极具有一对应于第一延伸部延伸的第二延伸部。
本发明提供一具有通过电极的半导体封装。
根据本发明的一半导体封装包括一半导体芯片，其具有一包括一电路单元和一连接该电路单元的焊垫的半导体芯片体；及一通过电极，具有包括一凹槽部份的第一电极和一设置在该凹槽部份的第二电极，以穿过该焊垫和与该焊垫相对应的半导体芯片体。
在该半导体封装中，第一电极包括一具有第一硬度的第一金属，第二电极包括一具有低于第一硬度的第二硬度的第二金属。
在该半导体封装中，第一电极包括一具有第一熔点的第一金属，第二电极包括一具有低于第一熔点的第二熔点的第二金属。
该半导体封装的第一电极包括铜、铝、铝合金或金属其中任何一者，该第二电极包括一含有铅(Pb)的焊料。
该半导体封装的第一电极的长度大于该半导体芯片体的厚度。
该半导体封装，第一电极电性连接至该焊垫，该第一电极呈管状，其一端被封闭。
在该半导体封装中，第一电极具有一延伸一端的第一延伸部，第二电极具有一对应于第一延伸部延伸的第二延伸部。
该半导体封装的焊垫，设置于该半导体芯片体的顶面的中间部分。
该半导体封装的焊垫，设置于该半导体芯片体的顶面的一边缘。
该半导体封装的半导体芯片包括一于该半导体芯片体上形成的绝缘膜，以覆盖该焊垫、第一电极及第二电极。
该半导体封装的绝缘膜又包括一能暴露出第二电极的孔口。
该半导体封装的半导体芯片体包括一用以修复该电路单元的熔断器和一用以覆盖并且使该熔断器绝缘的熔断器绝缘构件。
该半导体封装又包括一连接该通过电极的连接垫、一设置在该连接垫上的焊料层的基板及一设置于基板和半导体芯片体之间的底胶构件。
根据本发明的半导体封装包括一半导体芯片，其具有一包括一电路单元和一设置在该半导体芯片体中间部分上以连接至该电路单元的焊垫的半导体芯片体；一通过电极，其具有形成有一凹槽部份的第一电极和一设置在该凹槽部份内的第二电极，以穿过半导体芯片体的一边缘；及一重新散布层，其电性连接该焊垫和通过电极。
在该半导体封装中，第一电极包括一具有第一硬度的第一金属，第二电极包括一具有低于第一硬度的第二硬度的第二金属。
在该半导体封装中，第一电极包括一具有第一熔点的第一金属，第二电极包括一具有低于第一熔点的第二熔点的第二金属。
在该半导体封装中，第一电极包括铜、铝、铝合金或金属其中任意一者，该第二电极包括一含有铅(Pb)的焊料。
该半导体封装的第一电极的长度大于该半导体芯片体的厚度。
在该半导体封装，第一电极具有一在半导体芯片体的表面部分中延伸的第一延伸部，第二电极具有一对应于第一延伸部延伸的第二延伸部。
该半导体封装的半导体芯片包括一于该半导体芯片体上形成的绝缘膜，以覆盖该焊垫、第一电极及第二电极。
该半导体封装的绝缘膜包括一能暴露出第二电极的孔口。
该半导体封装的重新散布层又包括一金属籽晶图案。
在该半导体封装中，一含有和第一电极一样的材料的连接图案设置于该重新散布层和焊垫之间。
该半导体封装的半导体芯片体包括一用以修复该电路单元的熔断器和一用以覆盖该熔断器的熔断器绝缘构件。
该半导体封装又包括一连接至该通过电极的连接垫、一具有设置于该连接垫上的焊料层的基板及一设置于该基板和半导体芯片体之间的底胶构件。
附图说明
图1是显示根据本发明的一具体实施例的半导体封装的通过电极的剖面图。
图2是显示具有图1所示的通过电极的半导体封装的平面图。
图3是沿着第2图的I-I’线的剖面图。
图4是显示根据本发明的一具体实施例的半导体封装的平面图。
图5是显示沿着图4的II-II’线的剖面图。
图6是显示根据本发明的一具体实施例的半导体封装的平面图。
图7是显示沿着图6的III-III’线的剖面图。
图8是图7所示的‘A’的部份放大图。
图9是显示根据本发明的一具体实施例的半导体封装的剖面图。
图10是显示在图9所示的一绝缘层上形成的孔口的剖面图。
图11是显示具有图1所示的通过电极的叠层半导体封装的剖面图。
图12是显示根据本发明的一具体实施例的半导体封装的平面图。
图13是显示沿着图12的IV-IV’线的剖面图。
图14是显示在图13所示的半导体封装上形成的绝缘层的剖面图。
图15是显示在图14的绝缘层上形成的孔口的剖面图。
图16是显示根据本发明的一具体实施例的半导体封装的剖面图。
图17是显示根据本发明的一具体实施例的半导体封装的剖面图。
具体实施方式
图1是说明根据本发明的一具体实施例的半导体封装的通过电极的剖面图。
图1显示一适合于堆栈数个晶片级半导体封装的半导体封装通过电极。
参照图1，一矩形的半导体芯片1作为说明用。半导体芯片1具有一第一表面2和一位于第一表面2的相反面的第二表面3。
通过电极10，延伸穿过半导体芯片1。举例而言，该通过电极10是于垂直方向穿过半导体芯片1的第一表面2。该通过电极10的长度大于半导体芯片1的厚度，该通过电极10由半导体芯片1的第二表面3向外突出。
根据本发明的一具体实施例，通过电极10的第一端10a与半导体芯片1的第一表面2共面。与通过电极10的第一端10a相反的第二端10b由半导体芯片1的第二表面3向外突出。
通过电极10，具有一包括一第一电极11和一第二电极14的双电极结构。
通过电极10的第一电极11，具有一于其中形成的凹槽部份12。该具有凹槽部份12的第一电极11，举例而言，呈管状，其一端被封闭。该第一电极11的长度大于半导体芯片1的厚度，该第一电极11由半导体芯片1的第二表面3向外突出。
通过电极10的第二电极14，设置于第一电极11的凹槽部份12内。第二电极14可设置而填补第一电极11的凹槽部份12。
第一电极11，可包括一具有，举例而言，第一硬度的第一金属。第二电极14可包括一具有低于第一电极11的第一硬度的第二硬度的第二金属。
或者，第一电极11可包括，举例而言，一具有第一熔点的第一金属，第二电极14可包括一具有低于第一电极11的第一熔点的第二熔点的第二金属。
铜、铝、铝合金及金属合金等材料，可作为具有第一硬度和/或第一熔点的第一电极11。含有铅(Pb)的焊料等材料可作为具有第二硬度和/或第二熔点的第二电极14。
此时，第一电极11的第一开端10a具有一用以增加凹槽部份12的总容积的第一延伸部11a。第二电极14具有一第二延伸部14a，其具有一与第一延伸部11a对应的增大区域。
图2显示具有图1所示的通过电极的半导体封装的平面图。图3是延着图2的I-I’线的剖面图。
参照图2和3，半导体封装100包括半导体芯片110和通过电极120。
半导体芯片110，包括一半导体芯片体112和一焊垫114。该半导体芯片110亦可包括一具有暴露出焊垫114的孔口的钝化膜115。
半导体芯片体112，举例而言，呈一矩形。该半导体芯片体112，具有一第一表面112a和一位于第一表面112a的相反面的第二表面112b。
半导体芯片体112，包括，举例而言，至少一个电路单元111。各电路单元111包括，举例而言，一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)。根据本发明的具体实施例，四个电路单元111以一矩阵的形式配置于半导体芯片体112上。
焊垫114，设置于半导体芯片体112的第一表面112a上。在本发明的具体实施例，数个焊垫114设置于第一表面112a的中间部分。
焊垫114，电性连接至半导体芯片体112的电路单元111的数据储存单元和/或数据处理单元。
通过电极120，穿过焊垫114和与该焊垫114相对应的半导体芯片体112。一部分的通过电极120电性连接至焊垫114，该通过电极120的一端由半导体芯片体112的第二表面112b向外突出一预定高度。
通过电极120，包括第一电极122和第二电极124。该通过电极120亦可包括一金属籽晶层(图中未显示)以覆盖第一电极122的一表面。该金属籽晶层选择性的于第一电极122的表面形成，并通过电镀法(platingmethod)形成第一电极122。
通过电极120的第一电极122，通过焊垫114和半导体芯片体112。
第一电极122，具有一用以接收第二电极124的凹槽部份121。该具有凹槽部份121的第一电极122呈管状，其一端被封闭。该通过电极120的一部分第一电极122电性连接至焊垫114。一部分的第一电极122覆盖被一钝化膜图案115暴露的焊垫114的顶面。
第二电极124，设置于第一电极122的凹槽部份121内。
第一电极122，可包括，举例而言，一具有第一硬度的第一金属。第二电极124可包括一具有低于第一电极122的第一硬度的第二硬度的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极122。含有铅(Pb)的焊料等的材料可作为具有第二硬度的第二电极124。
或者，第一电极122，包括，举例而言，一具有第一熔点的第一金属。第二电极124可以包括一具有低于第一电极122的第一熔点的第二熔点的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一熔点的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极124。
此时，第一电极122的入口具有一第一延伸部122a。第二电极124具有一第二延伸部124a，其具有一对应该第一延伸部122a的增大区域。
图4是显示一根据本发明的一具体实施例的半导体封装的平面图。图5是一沿着图4的II-II’线的剖面图。
参照图4和5，半导体封装100包括一半导体芯片110和一通过电极120。
半导体芯片110，包括一半导体芯片体112和一焊垫116。该半导体芯片110亦可包括一具有暴露出焊垫116的孔口的钝化膜115。
半导体芯片体112，举例而言，为一矩形。该半导体芯片体112具有一第一表面112a和一位于第一表面112a的相反面的第二表面112b。
半导体芯片体112包括，举例而言，至少一电路单元111。各电路单元111包括，举例而言，一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)。
根据本发明的具体实施例，四个电路单元111是以2×2的矩阵形式配置于半导体芯片112上。
焊垫116，设置于半导体芯片体112的第一表面112a上。在本发明的具体实施例，数个焊垫116是以2×2的矩阵形式沿着电路单元111的反面设置。
焊垫116，电性连接至半导体芯片体112的电路单元111的数据储存单元和/或数据处理单元。
通过电极120，穿过各焊垫116和与各焊垫116对应的半导体芯片体112。一部分的通过电极120直接电性连接至焊垫116，该通过电极120的一端是由半导体芯片体112的第二表面112b向外突出一预定高度。
通过电极120，具有一包括一第一电极122和一第二电极124的双电极结构。该第一电极122的长度大于半导体芯片体112的厚度，该第一电极122由半导体芯片体112的第二表面112b向外突出。
第一电极122，穿过焊垫116和半导体芯片体112。该第一电极122具有一用以接收该第二电极124的凹槽部份121。具有凹槽部份121的第一电极122呈管状，其一端被封闭而另一端开放。通过电极120的一部分第一电极122电性连接至该焊垫116。一部分的第一电极122覆盖被钝化膜图案115暴露的焊垫116的顶面。
第二电极124设置于第一电极122的凹槽部份121内。
第一电极122可包括，举例而言，一具有第一硬度的第一金属。第二电极124可包括一具有低于第一电极122的第一硬度的第二硬度的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一硬度的第二硬度的第二电极124。
或者，第一电极122包括，举例而言，一具有第一熔点的第一金属。第二电极124可包括一具有低于第一电极122的第一熔点的第二熔点的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一熔点的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极124。
此时，第一电极122的入口具有一用以增加该凹槽部份121的总容积的第一延伸部122a。第二电极124具有一第二延伸部124a，该第二延伸部124a具有一与第一延伸部122a对应的增大区域。
图6是显示一根据本发明的一具体实施例的半导体封装的平面图。图7是显示一沿着图6的III-III’线的剖面图。图8是图7的‘A’的部分放大图。
参照图6至8，半导体封装100包括一半导体芯片110和数个通过电极120。
半导体芯片110，包括一半导体芯片体112、一焊垫114、一熔断器117及一熔断器绝缘构件118。该半导体芯片110亦可包括一钝化膜115，其具有一暴露出焊垫114的孔口。
半导体芯片体112，举例而言，为一矩形。该半导体芯片体112具有一第一表面112a和一位于第一表面112a的相反面的第二表面112b。
半导体芯片体112，包括数个电路单元111。各电路单元111包括，举例而言，一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)。根据本发明的具体实施例，四个电路单元111是以2×2的矩阵形式配置于半导体芯片体112上。
焊垫114，设置于半导体芯片体112的第一表面112a上。在本发明的具体实施例，数个焊垫114设置于一对相邻的电路单元111之间。
焊垫114电性连接至半导体芯片体112的电路单元111的数据储存单元和/或数据处理单元。
熔断器117，设置于焊垫114和电路单元111之间。数个熔断器117可修复该电路单元111。该熔断器绝缘构件118使熔断器117绝缘。熔断器绝缘构件118包括，举例而言，有机材料。该熔断器绝缘构件118可选择性地在一对应的熔断器117上形成。该熔断器绝缘构件118可具有一实际上与该钝化膜图案115共面的顶面。
通过电极120，穿过焊垫114和与各焊垫114对应的半导体芯片体112。一部分的通过电极120直接电性连接至焊垫114，该通过电极120的一端由半导体芯片体112的第二表面112b向外突出一预定高度。
通过电极120，具有一包括一第一电极122和一第二电极124的双电极结构。该第一电极122的长度大于半导体芯片体112的厚度，该第一电极由半导体芯片体112的第二表面112b向外突出。
第一电极122，穿过焊垫114和半导体芯片体112。该第一电极122具有一用以接收第二电极124的凹槽部份121。该具有凹槽部份121的第一电极122呈管状，其一端被封闭而另一端开放。一部分的第一电极122直接电性连接至焊垫114。一部分的第一电极122覆盖该被钝化膜图案115暴露的焊垫114的顶面。
第二电极124，设置于第一电极122的凹槽部份121内。
根据此具体实施例，暴露的第一电极122和第二电极124的一端实际上和钝化膜图案115共面。该第一电极122覆盖该被钝化膜图案115暴露的焊垫114的顶面。
第一电极122可包括，举例而言，一具有第一硬度的第一金属。第二电极124可包括一具有相对低于第一电极122的第一硬度的第二硬度的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一硬度的第二硬度的第二电极124。
或者，第一电极122包括，举例而言，一具有第一熔点的第一金属。第二电极124可包括一具有低于第一电极122的第一熔点的第二熔点的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一熔点的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极124。
此时，第一电极122的入口具有一用以增加该凹槽部份121的总容积的第一延伸部122a。第二电极124具有一第二延伸部124a，其具有一与第一延伸部122a对应的增大区域。
图9是显示一根据本发明的一具体实施例的半导体封装的剖面图。
图9所示的半导体封装，适合经由至少二个半导体封装相互堆栈而制造一叠层半导体封装。
参照图9，半导体封装100包括一半导体芯片110、一通过电极120及一绝缘膜130。
半导体芯片110，包括一半导体芯片体112和一焊垫114。该半导体芯片110亦可包括一具有一暴露出焊垫114的孔口的钝化膜图案115。
半导体芯片体112，举例而言，呈一矩形。
半导体芯片体112，具有一第一表面112a和一位于第一表面112a的相反面的第二表面112b。
半导体芯片体112，包括一具有一数据储存单元和一数据处理单元的电路单元111。
焊垫114，设置于半导体芯片体112的第一表面112a。在本发明的具体实施例，数个焊垫114设置于一对相邻的电路单元111之间。
焊垫114，电性连接至在半导体芯片体112的电路单元111的数据储存单元和/或数据处理单元。
通过电极120，穿过焊垫114和与各焊垫114对应的半导体芯片体112。一部分的通过电极120直接电性连接至焊垫114，该通过电极120的一端由半导体芯片体112的第二表面112b向外突出一预定高度。
通过电极120，具有一包括一第一电极122和一第二电极124的双电极结构。该第一电极122的长度大于半导体芯片体112的厚度，该第一电极122由半导体芯片体112的第二表面112b向外突出。
第一电极122，穿过该焊垫114和半导体芯片体112。该第一电极122具有一用以接收第二电极124的凹槽部份121。该具有凹槽部份121的第一电极122呈管状，其一端被封闭而另一端开放。一部分的第一电极122直接电性连接至焊垫114。一部份的第一电极122覆盖该被钝化膜图案115暴露的焊垫114的顶面。
第二电极124，设置于第一电极122的凹槽部份121。
第一电极122，可包括，举例而言，一具有第一硬度的第一金属。第二电极124可包括一具有低于第一电极122的第一硬度的第二硬度的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一硬度的第二硬度的第二电极124。
或者，第一电极122包括，举例而言，一具有第一熔点的第一金属。第二电极124可包括一具有低于第一电极122的第一熔点的第二熔点的第二金属。铜、铝、铝合金及金属合金等材料可作为具有第一熔点的第一电极122。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极124。
此时，第一电极122的入口具有一用以增加该凹槽部份121的总容积的第一延伸部122a。第二电极124具有一第二延伸部124a，其具有一与第一延伸部122a对应的增大区域。
绝缘膜130，于半导体芯片体112的钝化层115上形成，以覆盖经由钝化层115暴露的通过电极120的第一电极122和第二电极124。该绝缘膜130可为一有机膜。该绝缘膜130的厚度，小于由半导体芯片体112的第二表面112b突出的通过电极的长度。
图10是显示一于图9所示的绝缘膜形成的孔口的剖面图。
参照图10，覆盖该半导体芯片体112的钝化层115的绝缘膜130，具有一孔口132。在本发明的具体实施例，该绝缘膜130的孔口132可选择性地暴露出通过电极120的第二电极124。或者，该绝缘膜130的孔口132亦可暴露出第二电极124和第一电极122。
图11是显示一具有图1所示的通过电极的叠层半导体封装的剖面图。
参照图11，叠层半导体封装199包括一下半导体封装180、一上半导体封装190及一基板150。该叠层半导体封装199亦可包括一虚拟芯片支撑构件157。
下半导体封装180，包括一下半导体芯片体181和一焊垫182。
下半导体封装体181，包括一电路单元(图中未显示)具有一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)。
焊垫182，设置于下半导体芯片体181的顶面。在本发明的具体实施例，数个焊垫182设置于下半导体芯片体181的顶面的中间部分。数个电路单元设置于焊垫182的两边。
焊垫182，电性连接至在下半导体芯片体181的电路单元的数据储存单元和/或数据处理单元。
下通过电极185，穿过焊垫182和与焊垫182对应的下半导体芯片体181。一部分的下通过电极185直接电性连接至焊垫182，该下通过电极185的一端由下半导体芯片体181的底面向外突出。
下通过电极185，具有一包括一第一电极184和一第二电极186的双电极结构。该第一电极184的长度大于该下半导体芯片体181的厚度，该第一电极184由下半导体芯片体181的底面向外突出。
第一电极184，穿过焊垫182和下半导体芯片体181。该第一电极184具有一用以接收第二电极186的凹槽部份。一部分的第一电极184覆盖该焊垫182。
第二电极186，设置于第一电极184的凹槽部份。
第一电极184，可包括，举例而言，一具有第一硬度的第一金属。第二电极186可包括一具有低于第一电极184的第一硬度的第二硬度的第二金属。
铜、铝，铝合金及金属合金等材料可作为具有第一硬度的第一电极184。含有铅(Pb)的焊料等材料可作为具有低于第一硬度的第二硬度的第二电极186。
或者，第一电极184包括，举例而言，一具有第一熔点的第一金属。第二电极186可包括一具有低于第一电极184的第一熔点的第二熔点的第二金属。
铜、铝，铝合金及金属合金等材料可作为具有第一熔点的第一电极184。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极186。
绝缘膜187，于下半导体封装180的下半导体芯片体181的顶面形成，以覆盖该顶面。
上半导体封装190，设置于下半导体封装180的上方。
上半导体封装190，包括一上半导体芯片体191和一焊垫192。
上半导体封装体191，包括一具有一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)的电路单元(图中未显示)。该焊垫192设置于该上半导体芯片体191的顶面。在本发明的具体实施例，数个焊垫192设置于该上半导体芯片体191的顶面的中间部分。上半导体芯片体191的焊垫192设置于一与下半导体芯片体181的焊垫182相对应的位置。数个电路单元设置于该焊垫192的两边。
上半导体芯片体191的焊垫192，电性连接至该电路单元的数据储存单元和/或数据处理单元。
上通过电极195，穿过焊垫192和与焊垫192相对应的下半导体芯片体191。一部分的上通过电极195直接电性连接至焊垫192，该上通过电极195的一端由上半导体芯片体191的底面向外突出。该上通过电极195穿过下半导体芯片封装180的绝缘膜187以电性连接至下通过电极185。
上通过电极195，具有一包括一第一电极194和一第二电极196的双电极结构。该第一电极194的长度大于该上半导体芯片体191的厚度，该第一电极194由上半导体芯片体191的底面向外突出。
第一电极194，穿过焊垫192和上半导体芯片体191。该第一电极194具有一用以接收该第二电极196的凹槽部份。一部分的第一电极194覆盖该焊垫192。
第二电极196，设置于第一电极194的凹槽部份内。
第一电极194，可包括，举例而言，一具有第一硬度的第一金属。第二电极196可包括一具有低于第一电极194的第一硬度的第二硬度的第二金属。
铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极194。含有铅(Pb)的焊料等材料可作为具有低于第一硬度的第二硬度的第二电极196。
或者，第一电极194包括，举例而言，一具有第一熔点的第一金属。第二电极196可包括一具有低于第一电极194的第一熔点的第二熔点的第二金属。
铜、铝，铝合金及金属合金等材料可作为具有第一熔点的第一电极194。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极196。
绝缘膜197，于上半导体封装190的下半导体芯片体191的顶面形成，以覆盖该顶面。
上半导体封装190的上通过电极195的第一电极194，穿过于下半导体封装180的顶面形成的绝缘膜187以电性连接至下半导体封装180的下通过电极185的第二电极186。因此，该上半导体封装190和下半导体封装180可经由使用绝缘膜187而相互堆栈，而没有该上半导体封装190和下半导体封装180之间的间隙。
基板150，电性连接至下半导体封装180。基板150包括一基板主体151、一设置在该基板主体151顶面上的连接垫152、一设置在该连接垫152上的焊料层(solder layer)153、一设置在和基板主体151的顶面相对的底面上的球凸槽(ball land)154及一放置于球凸槽154上的焊料球155。
该连接垫152电性连接至由下半导体芯片体181的底面突出的下通过电极185的第一电极184。该下通过电极185的第一电极184电性连接至设置于该连接垫152上的焊料层153。
一虚拟芯片支撑构件157，设置于下半导体封装180和基板150之间。数个虚拟芯片支撑构件157可沿着，举例而言，下半导体封装180的一边缘设置。该虚拟芯片支撑构件157可为一假焊料球(dummy solderball)、一假焊凸块(dummy bump)或一封闭回路外型虚拟支撑构件。该虚拟芯片支撑构件157设置于下半导体封装180和基板150之间，以稳固地支撑该下半导体封装180。
接着，一底胶构件156可设置于基板150和下半导体封装180之间，用以防止基板150和下半导体封装180之间形成一无用空间(void space)。
图12是显示一根据本发明的一具体实施例的半导体封装的平面图。图13是显示一沿着图12的IV-IV’线的剖面图。
参照图12和13，半导体封装200包括一半导体芯片210、一通过电极220及一重新散布层(re-distribution layer)230。
半导体芯片210，包括一半导体芯片体212和一焊垫214。该半导体芯片210亦可包括一具有一暴露出焊垫214的孔口的钝化膜215。
半导体芯片体112，举例而言，呈一矩形。
半导体芯片体212具有一第一表面212a和一位于第一表面212a的相反面的第二表面212b。
半导体芯片体212，包括一电路单元211。该电路单元211又包括，举例而言，一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图充未显示)。
焊垫214，设置于半导体芯片体212的第一表面212a。在本发明的具体实施例，数个焊垫214设置于第一表面212a的中间部分。
焊垫214，电性连接至在半导体芯片体212的电路单元211的数据储存单元和/或数据处理单元。
通过电极220，穿过半导体芯片210的半导体芯片体212。该通过电极220穿过，举例而言，与焊垫214远远相隔的半导体芯片体212的一边缘。该通过电极220的一端由该半导体芯片体212的第二表面212b向外突出。
通过电极220，包括一第一电极222和一第二电极224。该通过电极220亦可包括一设置于第一电极222的表面的金属籽晶层(图中未显示)。当第一电极222形成时，该金属籽晶层可选择性地经由电镀法而在该第一电极222的表面上形成。
第一电极222，穿过半导体芯片体212。该第一电极222具有一用以接收第二电极224的凹槽部分221。该具有凹槽部份221的第一电极222呈管状，其一端被封闭而另一端开放。
第二表面224，设置于第一电极222的凹槽单元221内。
第一电极222，可包括，举例而言，一具有第一硬度的第一金属。第二电极224可包括一具有低于第一电极222的第一硬度的第二硬度的第二金属。
铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极222。含有铅(Pb)的焊料等材料可作为具有低于第一硬度的第二硬度的第二电极224。
或者，第一电极222包括，举例而言，一具有第一熔点的第一金属。第二电极224可包括一具有低于第一电极222的第一熔点的第二熔点的第二金属。
铜、铝、铝、合金及金属合金等材料可作为具有第一熔点的第一电极222。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极224。
此时，第一电极222的入口具有一用以增加该凹槽部份221的总容积的第一延伸部222a。第二电极224具有一第二延伸部224a，其具有一与第一延伸部222a对应的增大区域。
重新散布层230，配置在半导体芯片体212的第一表面212a的钝化层215上。该重新散布层230将设置于半导体芯片体212的中间部分的焊垫214与沿着半导体芯片体212的一边缘设置的通过电极220连接。在平面图上看来，该重新散布层230呈一线形。
根据本发明的具体实施例，一金属籽晶层232可配置于该重新散布层230和半导体芯片体212之间。该金属籽晶层232插设于半导体芯片体212和重新散布层230之间，经由电镀法形成该重新散布层230。
该金属籽晶层232具有和重新散布层230一样的形状和尺寸。
铜、铝、金及金属合金等材料可用作重新散布层。
连接图案234配置于该重新散布层230和焊垫214之间。该连接图案234具有一设置于实际上与该钝化膜图案215的顶面共面的顶面上。该连接图案234实际上含有和通过电极220的第一电极222一样的材料。
重新散布层230，可包括一能选择性暴露出通过电极220的第二电极224的孔口231。
图14是显示一于图13所示的半导体封装上形成的绝缘层237的剖面图。
参照图14，一绝缘膜237于半导体封装100的半导体芯片体212的第一表面212a上方形成。该通过电极220的一端和重新散布层230被绝缘膜237的覆盖。在本发明的具体实施例，绝缘膜237包括，举例而言，有机材料。
图15是显示如图14所示的绝缘层形成的孔口的剖面图。
参照图15，半导体封装200的半导体芯片体212又包括一在第一表面212a上的孔口238，选择性地暴露出通过电极220的第二电极224。
图16是显示一根据本发明的一具体实施例的半导体封装的剖面图。除了熔断器和熔断器绝缘构件的外，根据本发明的一具体实施例的半导体封装，其部件实质上与先前说明的图15一样。因此，将省略该相同部件的说明。图13中的附图标记和部件名称将用来指称图16的相同部件。
参照图16，半导体封装200包括一半导体芯片210和一通过电极220。
半导体芯片210包括一半导体芯片体212、一焊垫214、一熔断器219a及一熔断器绝缘构件219b。该半导体芯片210亦可包括一具有一能暴露出焊垫214的孔口的钝化膜215。
半导体芯片体212包括，举例而言，一电路单元(图中未显示)。该电路单元又包括，举例而言，一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)。在本发明的具体实施例中，数个电路单元设置于半导体芯片体212的一边缘部分。
半导体芯片体212，举例而言，呈一矩形。该半导体芯片体212具有一第一表面212a和一位于第一表面212a的相反面的第二表面212b。
焊垫214设置于，举例而言，半导体芯片体212的第一表面212a的一边缘。
焊垫214，电性连接至半导体芯片体212的电路单元的数据储存单元和/或数据处理单元。
熔断器219a，设置于该焊垫214和通过电极220之间。数个熔断器219a可修复该电路单元211。熔断器绝缘构件219b可防止重新散布层230和熔断器219a短路。该熔断器绝缘构件219b含有，举例而言，有机材料。该熔断器绝缘构件219b可选择性地在与熔断器219a对应的一位置上形成。该熔断器绝缘构件219b具有一实质上与钝化膜215共面的顶面。
图17是显示一根据本发明的一具体实施例的半导体封装的剖面图。
参照图17，半导体封装200包括一下半导体封装280、一上半导体封装290及一基板300。该半导体封装200亦包括一虚拟芯片支撑构件357。
下半导体封装280，包括一下半导体芯片体281和一焊垫282。
下半导体芯片体281，包括一具有一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)的电路单元(图中未显示)。
焊垫282，设置于下半导体芯片体281的顶面。在本发明的具体实施例，数个焊垫282设置于下半导体芯片体281的顶面的中间部份。
焊垫282电性连接至下半导体芯片体281的电路单元的数据储存单元和/或数据处理单元。
下通过电极285，穿过与该焊垫282远远相隔的下半导体芯片体281。一部份的下通过电极285由下半导体芯片体281的底面向外突出。
下通过电极285，具有一包括一第一电极284和一第二电极286的双电极结构。该第一电极284的长度大于该下半导体芯片体281的厚度，该第一电极284由下半导体芯片体281的底面向外突出。
第一电极284穿过下半导体芯片体281。该第一电极284具有一用以接收第二电极286的凹槽部份。
第二电极286设置于第一电极284的凹槽部份内。
第一电极284可包括，举例而言，一具有第一硬度的第一金属。第二电极286可包括一具有低于第一电极284的第一硬度的第二硬度的第二金属。
铜、铝、铝合金及金属合金等材料可作为具有第一硬度的第一电极284。含有铅(Pb)的焊料等材料可作为具有第二硬度的第二电极286。
或者，第一电极284包括，举例而言，一具有第一熔点的第一金属。第二电极286可包括一具有低于第一电极284的第一熔点的第二熔点的第二金属。
铜、铝、铝合金及金属合金等材料可作为具有第一熔点的第一电极284。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极286。
一重新散布层288将设置于下半导体芯片体281的中间部分上的焊垫282与设置于下半导体芯片体281的一边缘上的通过电极285电性连接。该重新散布层288具有一孔口以暴露出通过电极285的第二电极286。
一绝缘膜287，于下半导体封装280的下半导体芯片体281的顶面上形成，以覆盖该顶面。
上半导体封装290，设置于下半导体芯片体280上方。
上半导体封装290，包括一上半导体芯片体291和一焊垫292。
上半导体芯片体291，包括一电路单元(图中未显示)具有一用以储存数据的数据储存单元(图中未显示)和一用以处理数据的数据处理单元(图中未显示)。
焊垫292，设置于上半导体芯片体291的顶面上。在本发明的具体实施例，数个焊垫292设置于上半导体芯片体291的顶面的中间部分上。该上半导体芯片体291的焊垫292设置于一与下半导体芯片体281的焊垫282相对应的位置。
焊垫292，电性连接至在上半导体芯片体291的电路单元的数据储存单元和/或数据处理单元。
上通过电极295，穿过上半导体芯片291。一部分的上通过电极295由下半导体芯片体291的底面向外突出。该上通过电极295电性连接至下通过电极285。
上通过电极295，具有一包括一第一电极294和一第二电极296的双电极结构。该第一电极294的长度大于该上半导体芯片体291的厚度，该第一电极294由上半导体芯片体291的底面向外突出。
第一电极294，穿过上半导体芯片体291。该第一电极294具有一用以接收第二电极296的凹槽部份。
第二电极296，设置于第一电极294的凹槽部份。
第一电极294可包括，举例而言，一具有第一硬度的第一金属。第二电极296可包括一具有低于第一电极294的第一硬度的第二硬度的第二金属。
铜，铝，铝合金及金属合金等材料可作为具有第一硬度的第一电极294。含有铅(Pb)的焊料等材料可作为具有第二硬度的第二电极296。
或者，第一电极294包括，举例而言，一具有第一熔点的第一金属。第二电极296可包括一具有低于第一电极294的第一熔点的第二熔点的第二金属。
铜，铝，铝合金及金属合金等材料可作为具有第一熔点的第一电极294。含有铅(Pb)的焊料等材料可作为具有低于第一熔点的第二熔点的第二电极296。
一绝缘膜297，于上半导体封装290的上半导体芯片体291的顶面形成以覆盖该顶面。
上半导体封装290的上通过电极295的第一电极294，穿过下半导体封装280的顶面形成的绝缘膜287，以电性连接下半导体封装280的下通过电极285的第二电极286。因此，该上半导体封装290和下半导体封装280可经由使用绝缘膜287而相互堆栈，而没有上半导体封装290和下半导体封装280之间的一间隙。
基板300，与下半导体封装280电性连接。该基板300包括一基板主体351、一设置于基板主体351的顶面上的连接垫352、一设置于该连接垫352上的焊料层353、一设置于与基板主体351的顶面相反的底面上的球凸槽354及一放置于球凸槽354上的焊料球355。
连接垫352，电性连接至该由该下半导体芯片体的底面突出的下通过电极285的第一电极384。下通过电极285的第一电极284电性连接至设置于该连接垫352上的焊料层353。
一虚拟芯片支撑构件357，插设于下半导体封装280和基板350之间。数个虚拟芯片支撑构件357可设置于下半导体封装280的中间部分上。该虚拟芯片支撑构件357可为一假焊料球、假焊凸块或封闭回路外型虚拟支撑构件。该虚拟芯片支撑构件357插设于下半导体封装280和基板300之间，以稳固地支撑该下半导体封装280。
接着，一底胶构件356可插设于基板300和下半导体封装280之间，以防止在基板300和下半导体封装280之间形成无用空间。
如上所述，该穿过半导体芯片体的通过电极，可和一具有第一硬度和/或第一熔点的第一金属和一具有低于第一硬度和/或第一熔点的第二硬度和/或第二熔点的第二金属一起形成，其可使数个半导体封装轻易地堆栈。
虽然本发明较佳具体实施例主要作为说明用，那些熟悉本技术的人将察觉到各种修改、增加及替换，而没有偏离揭示于申请专利范围中的范围和精神，均有其可能性。
本申请在此要求于2007年8月16日提出申请的韩国专利申请第10-2007-0082437号的优先权，该申请的全部内容合并于本申请中作为参考。

Claims (39)

1.一种经由一介于第一表面和位于半导体芯片反面的第二表面之间的半导体芯片而形成的半导体封装通过电极，该半导体封装通过电极包括：
一第一电极，具有形成在其中的凹槽部分以穿过该半导体芯片；及
一第二电极，设置于该第一电极的凹槽部分内，
其中设置在该第一电极内的第二电极，在该半导体芯片的第一表面被暴露，及
其中该半导体芯片的第二表面被该第一电极封闭。
2.如权利要求1所述的半导体封装通过电极，其中该第一电极包括一具有第一硬度的第一金属，该第二电极包括一具有低于该第一硬度的第二硬度的第二金属。
3.如权利要求1所述的半导体封装通过电极，其中该第一电极包括一具有第一熔点的第一金属，该第二电极包括一具有低于该第一熔点的第二熔点的第二金属。
4.如权利要求1所述的半导体封装通过电极，其中该第一电极包括铜、铝、铝合金及金属合金其中任意一者。
5.如权利要求1所述的半导体封装通过电极，其中该第二电极包括一焊料。
6.如权利要求1所述的半导体封装通过电极，其中该第一电极的长度大于该半导体芯片的厚度。
7.如权利要求1所述的半导体封装通过电极，其中该第一电极呈管状，其一端被封闭。
8.如权利要求1所述的半导体封装通过电极，其中该第一电极具有一第一延伸部，其延伸至与该半导体芯片第二表面相反的该第一表面中，该第二电极具有一第二延伸部，其对应于在该半导体芯片的第一表面中的第一延伸部而延伸。
9.如权利要求1所述的半导体封装通过电极，其中一金属籽晶层于该第一电极的外表面上形成。
10.一种半导体封装，包括：
一半导体芯片，具有包括一电路单元和一连接至该电路单元的焊垫的半导体芯片体；及
一通过电极，具有在其中形成一凹槽部分的第一电极和一设置于该凹槽部分内的第二电极，
其中该通过电极穿过该焊垫和与该焊垫对应的该半导体芯片体的区域。
11.如权利要求10所述的半导体封装，其中该第一电极包括一具有第一硬度的第一金属，第二电极包括一具有低于该第一硬度的第二硬度的第二金属。
12.如权利要求10所述的半导体封装，其中该第一电极包括一具有第一熔点的第一金属，第二电极包括一具有低于该第一熔点的第二熔点的第二金属。
13.如权利要求10所述的半导体封装，
其中该第一电极包括：铜、铝、铝合金及金属合金其中任意一者，
其中该第二电极包括一焊料。
14.如权利要求10所述的半导体封装，其中该第一电极的长度大于该半导体芯片体的厚度。
15.如权利要求10所述的半导体封装，其中该第一电极呈管状，并且在该半导体芯片的第一表面处开放，在该半导体芯片的第二表面处封闭，其中该第一电极电性连接至在该开放端的焊垫。
16.如权利要求15所述的半导体封装，其中该第一电极具有一延伸该开放端的第一延伸部，该第二电极具有一对应于该第一延伸部延伸该第二电极的第二延伸部。
17.如权利要求10所述的半导体封装，其中该焊垫设置在该半导体芯片体的顶面的中间部分。
18.如权利要求10所述的半导体封装，其中该焊垫设置在该半导体芯片体的表面的边缘。
19.如权利要求10所述的半导体封装，其中该半导体芯片还包括一于该半导体芯片体上形成的绝缘膜以覆盖该焊垫、第一电极及第二电极。
20.如权利要求19所述的半导体封装，其中该绝缘膜还包括一暴露出第二电极的孔口。
21.如权利要求10所述的半导体封装，其中该半导体芯片体还包括一用以修复该电路单元的熔断器和一用以覆盖并且使该熔断器绝缘的熔断器绝缘构件。
22.如权利要求10所述的半导体封装，还包括：
一基板，具有连接垫；
一焊料层，设置在该连接垫上；及
一底胶构件，设置于该基板和半导体芯片体之间，
其中该通过电极穿过该焊料层连接至该连接垫。
23.如权利要求22所述的半导体封装，还包括一虚拟芯片支撑构件，其设置于该基板和半导体芯片体之间以稳固地支撑该半导体芯片体。
24.如权利要求23所述的半导体封装，其中该虚拟芯片支撑构件包括一假焊料球、一假焊凸块及一封闭回路外型虚拟支撑构件其中任意一者。
25.一种半导体封装，包括：
一半导体芯片，具有半导体芯片体，该半导体芯片体包括一电路单元和一设置于该半导体芯片体的中间部分以连接至该电路单元的焊垫；
一通过电极，具有在其中形成有凹槽部分的第一电极和一设置于凹槽部分内的第二电极；及
一重新散布层，于该半导体芯片体的一表面上形成，并且使该焊垫和通过电极电性连接，
其中该通过电极，穿过该半导体芯片体的一边缘部分。
26.如权利要求25所述的半导体封装，其中该重新散布层具有一暴露出第二电极的孔口。
27.如权利要求25所述的半导体封装，其中该第一电极包括一具有第一硬度的第一金属，该第二电极包括一具有低于该第一硬度的第二硬度的第二金属。
28.如权利要求25所述的半导体封装，其中该第一电极包括一具有第一熔点的第一金属，该第二电极包括一具有低于该第一熔点的第二熔点的第二金属。
29.如权利要求25所述的半导体封装，其中该第一电极包括铜、铝、铝合金及金属合金其中任意一者，该第二电极包括一焊料。
30.如权利要求25所述的半导体封装，其中该第一电极的长度大于该半导体芯片体的厚度。
31.如权利要求25所述的半导体封装，其中该第一电极具有一延伸该通过电极的第一端的第一延伸部，该第二电极具有一对应于该第一延伸部延伸的第二延伸部。
32.如权利要求25所述的半导体封装，其中该半导体芯片还包括一于该半导体芯片体上形成的绝缘膜以覆盖该焊垫、第一电极及第二电极。
33.如权利要求32所述的半导体封装，其中该绝缘膜包括一暴露出该第二电极的孔口。
34.如权利要求25所述的半导体封装，其中该重新散布层还包括一金属籽晶图案。
35.如权利要求25所述的半导体封装，其中一含有和该第一电极一样的材料的连接图案设置于该重新散布层和焊垫之间。
36.如权利要求25所述的半导体封装，其中该半导体芯片体还包括一用以修复该电路单元的熔断器和一用以覆盖该熔断器的熔断器绝缘构件。
37.如权利要求25所述的半导体封装，还包括：
一基板，具有连接垫；
一焊料层，设置于该连接垫上；及
一底胶构件，设置于该基板和半导体芯片体之间，
其中该通过电极穿过焊料层连接至该连接垫。
38.如权利要求37所述的半导体封装，还包括一虚拟芯片支撑构件，其设置于该基板和半导体芯片体之间，以稳固地支撑该半导体芯片体。
39.如权利要求38所述的半导体封装，其中该虚拟芯片支撑构件包括一假焊料球、一假焊凸块及一封闭回路外型虚拟支撑构件其中任意一者。
CN2008102109234A 2007-08-16 2008-08-12 适于叠层半导体封装的半导体封装通过电极及半导体封装 Expired - Fee Related CN101369566B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070082437A KR100905784B1 (ko) 2007-08-16 2007-08-16 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR82437/07 2007-08-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2011100857641A Division CN102176439A (zh) 2007-08-16 2008-08-12 适于叠层半导体封装的半导体封装通过电极及半导体封装

Publications (2)

Publication Number Publication Date
CN101369566A true CN101369566A (zh) 2009-02-18
CN101369566B CN101369566B (zh) 2013-04-24

Family

ID=40362310

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2011100857641A Pending CN102176439A (zh) 2007-08-16 2008-08-12 适于叠层半导体封装的半导体封装通过电极及半导体封装
CN2008102109234A Expired - Fee Related CN101369566B (zh) 2007-08-16 2008-08-12 适于叠层半导体封装的半导体封装通过电极及半导体封装

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2011100857641A Pending CN102176439A (zh) 2007-08-16 2008-08-12 适于叠层半导体封装的半导体封装通过电极及半导体封装

Country Status (5)

Country Link
US (2) US7973414B2 (zh)
JP (1) JP2009049349A (zh)
KR (1) KR100905784B1 (zh)
CN (2) CN102176439A (zh)
TW (1) TW200910567A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637915A (zh) * 2013-11-07 2015-05-20 爱思开海力士有限公司 半导体器件、其制造方法、包括其的存储卡和电子系统
CN107622989A (zh) * 2016-07-15 2018-01-23 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120292367A1 (en) 2006-01-31 2012-11-22 Ethicon Endo-Surgery, Inc. Robotically-controlled end effector
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN103178032B (zh) 2007-07-31 2017-06-20 英闻萨斯有限公司 使用穿透硅通道的半导体封装方法
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
JP4696152B2 (ja) * 2008-11-10 2011-06-08 株式会社日立製作所 半導体装置の製造方法および半導体装置
KR101019709B1 (ko) * 2009-03-03 2011-03-07 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
KR20100117977A (ko) 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
US20110193212A1 (en) * 2010-02-08 2011-08-11 Qualcomm Incorporated Systems and Methods Providing Arrangements of Vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9204880B2 (en) 2012-03-28 2015-12-08 Ethicon Endo-Surgery, Inc. Tissue thickness compensator comprising capsules defining a low pressure environment
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) * 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
JP2012156327A (ja) 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
KR102033789B1 (ko) 2013-07-25 2019-10-17 에스케이하이닉스 주식회사 적층형 패키지 및 그 제조방법
US9962161B2 (en) 2014-02-12 2018-05-08 Ethicon Llc Deliverable surgical instrument
US10426476B2 (en) 2014-09-26 2019-10-01 Ethicon Llc Circular fastener cartridges for applying radially expandable fastener lines
US10182818B2 (en) 2015-06-18 2019-01-22 Ethicon Llc Surgical end effectors with positive jaw opening arrangements
US10076326B2 (en) 2015-09-23 2018-09-18 Ethicon Llc Surgical stapler having current mirror-based motor control
JP2024046525A (ja) * 2022-09-22 2024-04-03 国立研究開発法人産業技術総合研究所 貫通電極、これを用いた構造体及び３次元積層構造体

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
KR100377033B1 (ko) * 1996-10-29 2003-03-26 트러시 테크날러지스 엘엘시 Ｉｃ 및 그 제조방법
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP2001135785A (ja) 1999-11-08 2001-05-18 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
US6897148B2 (en) * 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7176128B2 (en) * 2004-01-12 2007-02-13 Infineon Technologies Ag Method for fabrication of a contact structure
CN100343964C (zh) 2004-02-13 2007-10-17 旺宏电子股份有限公司 多芯片封装结构
KR100618838B1 (ko) 2004-06-24 2006-09-01 삼성전자주식회사 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지
KR20070051165A (ko) * 2005-11-14 2007-05-17 삼성전자주식회사 프리 솔더 범프를 갖는 반도체 패키지와, 그를 이용한 적층패키지 및 그의 제조 방법
US7781892B2 (en) * 2005-12-22 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
TWI287273B (en) * 2006-01-25 2007-09-21 Advanced Semiconductor Eng Three dimensional package and method of making the same
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637915A (zh) * 2013-11-07 2015-05-20 爱思开海力士有限公司 半导体器件、其制造方法、包括其的存储卡和电子系统
CN107622989A (zh) * 2016-07-15 2018-01-23 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN107622989B (zh) * 2016-07-15 2019-12-10 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
US10777478B2 (en) 2016-07-15 2020-09-15 Advanced Semiconductor Engineering, Inc. Semiconductor package device for power device

Also Published As

Publication number Publication date
CN101369566B (zh) 2013-04-24
TW200910567A (en) 2009-03-01
KR100905784B1 (ko) 2009-07-02
US20110198722A1 (en) 2011-08-18
US20090045504A1 (en) 2009-02-19
CN102176439A (zh) 2011-09-07
US7973414B2 (en) 2011-07-05
JP2009049349A (ja) 2009-03-05
KR20090017915A (ko) 2009-02-19
US8232654B2 (en) 2012-07-31

Similar Documents

Publication Publication Date Title
CN101369566B (zh) 适于叠层半导体封装的半导体封装通过电极及半导体封装
US6351028B1 (en) Multiple die stack apparatus employing T-shaped interposer elements
CN104685622B (zh) Bva中介结构
US7495327B2 (en) Chip stacking structure
JP4917874B2 (ja) 積層型パッケージ及びその製造方法
CN108695264B (zh) 半导体器件
US7892888B2 (en) Method and apparatus for stacking electrical components using via to provide interconnection
US20230054020A1 (en) Semiconductor package and manufacturing method thereof
JP2000269408A (ja) 半導体装置及びその製造方法
KR101153693B1 (ko) 반도체 장치
JP4896010B2 (ja) 積層型半導体装置及びその製造方法
JP2005183934A (ja) オフセット接合型マルチチップ半導体装置
KR20010088374A (ko) 반도체장치
CN111052366A (zh) 具有保护机制的半导体装置及其相关系统、装置及方法
CN104685624B (zh) 重组晶圆级微电子封装
CN100524736C (zh) 堆叠型晶片封装结构
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
US8399984B2 (en) Semiconductor package
KR20080051658A (ko) 인쇄회로기판 및 그 제조 방법, 상기 인쇄회로기판을 갖는반도체 패키지 및 그 제조 방법
JP2004111695A (ja) 半導体装置及びその製造方法
CN113517253A (zh) 半导体封装件
US20080079133A1 (en) Stack type semiconductor device package
TW201103108A (en) Package structure and package process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130424

Termination date: 20160812

CF01 Termination of patent right due to non-payment of annual fee