CN116093061A - 半导体封装件及其制作方法 - Google Patents
半导体封装件及其制作方法 Download PDFInfo
- Publication number
- CN116093061A CN116093061A CN202111531354.5A CN202111531354A CN116093061A CN 116093061 A CN116093061 A CN 116093061A CN 202111531354 A CN202111531354 A CN 202111531354A CN 116093061 A CN116093061 A CN 116093061A
- Authority
- CN
- China
- Prior art keywords
- chip
- mold
- substrate
- package
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 100
- 238000000465 moulding Methods 0.000 claims abstract description 64
- 238000004806 packaging method and process Methods 0.000 claims abstract description 23
- 230000008569 process Effects 0.000 claims description 39
- 239000012778 molding material Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 16
- 239000004593 Epoxy Substances 0.000 claims description 12
- 238000005553 drilling Methods 0.000 claims description 10
- 239000011888 foil Substances 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000009713 electroplating Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 66
- 229910000679 solder Inorganic materials 0.000 description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 239000004020 conductor Substances 0.000 description 12
- 238000000708 deep reactive-ion etching Methods 0.000 description 12
- 239000010949 copper Substances 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 8
- 239000011231 conductive filler Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 238000005476 soldering Methods 0.000 description 7
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 239000003792 electrolyte Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229920000800 acrylic rubber Polymers 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本公开提供一种半导体封装件包括衬底结构以及设置于衬底结构上的封装结构。衬底结构包括内埋芯片、模封基材及多个衬底导通孔。模封基材包覆内埋芯片。衬底导通孔贯穿模封基材。封装结构包括第一模封层、第一芯片、第二模封层、第二芯片及多个封装导通孔。第一芯片设置于第一模封层靠近衬底结构的第一侧，并耦接内埋芯片。第二模封层设置于第一模封层的第一侧并包覆第一芯片。第二芯片设置于第一模封层的第二侧上。封装导通孔贯穿第一模封层以耦接第一芯片及第二芯片。
Description
技术领域
本公开涉及一种半导体封装件及其制作方法。
背景技术
从集成电路发展至今，由于各种电子组件，例如晶体管、二极管、电阻器、电容器等在集成密度上的持续改进，半导体工业经历了持续快速的成长。在集成密度上的改进大多数来自于最小特征尺寸的缩减，藉此可让更多的组件被整合在特定的面积内。近年来随着对更小的电子器件的需求的成长，对于半导体芯片更需要更小且更创新的封装技术。
例如，芯片堆叠封装是芯片级的封装，且如有必要时可通过晶片级或芯片级堆叠芯片来制造。既然芯片堆叠在衬底上，芯片堆叠封装能够具有较高的芯片堆叠密度。此外，既然能够堆叠不同种类的芯片(例如，存储器芯片及控制芯片)，则芯片堆叠封装也可作为系统级封装(SiP)。
一般而言，在芯片堆叠封装中，多个芯片需要相互电连接，其中芯片设置在芯片堆叠封装的上部及下部。因此，芯片堆叠封装通常具有穿过芯片、衬底或中介板而成的硅通孔，以使得多个芯片能够通过硅通孔而相互电连接。然而，硅通孔的制作成本较为昂贵且良率不高。并且，半导体芯片间的电导接仍需通过衬底的重配置线路，导电路径与过程极为复杂而不利电性品质的提升。
发明内容
本公开是针对一种半导体封装件及其制作方法，其可在有限的空间内整合多个芯片并可提升半导体封装件的电性品质。
根据本公开的实施例，一种半导体封装件包括衬底结构以及设置于衬底结构的上表面的封装结构。衬底结构包括至少一内埋芯片、模封基材及多个衬底导通孔。模封基材包覆内埋芯片。衬底导通孔贯穿模封基材。封装结构包括第一模封层、第一芯片、第二模封层、第二芯片及多个封装导通孔。第一芯片设置于第一模封层靠近衬底结构的第一侧，并耦接内埋芯片。第二模封层设置于第一模封层的第一侧并包覆第一芯片。第二芯片设置于第一模封层相对于第一侧的第二侧上。封装导通孔贯穿第一模封层以耦接第一芯片及第二芯片。
根据本公开的实施例，一种半导体封装件的制作方法包括下列步骤。提供一模封结构，其中模封结构包括第一模封层以及贯穿第一模封层的多个封装导通孔。设置至少一第一芯片于模封结构的第一侧上，其中第一芯片耦接多个封装导通孔。形成第二模封层于第一模封层的第一侧上，其中第二模封层包覆第一芯片。设置至少一第二芯片于第一模封层相对于第一侧的第二侧上，以形成封装结构。将封装结构设置于衬底结构的上表面，其中衬底结构包括至少一内埋芯片、包覆内埋芯片的模封基材以及贯穿模封基材的多个衬底导通孔。
基于上述，本公开的半导体封装件包括以模封基材包覆内埋芯片的方式所形成衬底结构以及堆叠于衬底结构上的封装结构，其中，封装结构是利用多个封装导通孔贯穿模封层的结构作为载体，将多个芯片设置于此载体的相对两侧。如此配置，可使半导体封装件在有限的空间里结合扇出、内埋以及封装堆叠等封装结构整合多个不同性质的芯片，以达到异质整合芯片封装的效果。此外，本公开将封装结构中设置于模封层相对两侧的芯片以贯穿模封层的封装导通孔电连接，可缩短封装结构的芯片之间的信号路径长度，进而提升半导体封装件的速度及电气效能。
附图说明
包含附图以便进一步理解本公开，且附图并入本说明书中并构成本说明书的一部分。附图说明本公开的实施例，并与描述一起用于解释本公开的原理。
图1至图4是依照本公开的一实施例的一种半导体封装件的封装结构的制作流程的剖面示意图；
图5至图8是依照本公开的另一实施例的一种半导体封装件的封装结构的制作流程的剖面示意图；
图9至图13是依照本公开的一实施例的一种半导体封装件的衬底结构的制作流程的剖面示意图；
图14至图17是依照本公开的一实施例的一种半导体封装件的中间阶段的制作流程的剖面示意图。
附图标号说明
100、100a：半导体封装件
105：模封结构
110：封装结构
112：第一模封层
113：封装导通孔、第一封装导通孔
113’：金属箔层
1131：支撑柱
114、128：线路
115：第一芯片、芯片
116：第二模封层
117：封装导通孔、第二封装导通孔
118：第二芯片、芯片
120：衬底结构
122：内埋芯片
124：模封基材
125：通孔
126：衬底导通孔
127、172：导电凸块
130：第三芯片、芯片
140：第一模封材料
150：第四芯片、芯片
160：第二模封材料
170：导电柱
C1、C2：承载器
OP1、OP2：开口
SL：切割线
S1：第一侧
S2：第二侧
具体实施方式
有关本公开的前述及其他技术内容、特点与功效，在以下配合参考附图的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本公开。并且，在下列各实施例中，相同或相似的组件将采用相同或相似的标号。
图1至图4是依照本公开的一实施例的一种半导体封装件的封装结构的制作流程的剖面示意图。在本公开的一实施例中，半导体封装件可包括衬底结构(如图13所示的衬底结构120)以及设置于衬底结构的上表面的封装结构(如图4所示的封装结构110)，其中，图1至图4示出了形成封装结构110的多种可能的制作方法的其中一种作为举例说明。请参照图1，首先，提供一模封结构105，其中模封结构105包括第一模封层112以及贯穿第一模封层112的多个(第一)封装导通孔113。在某些实施例中，提供模封结构105的步骤可包括经由模封工艺形成第一模封层112，之后再经由激光钻孔工艺以及电镀工艺形成贯穿第一模封层112的封装导通孔113。在一实施例中，第一模封层112可包含模制化合物(moldingcompound)，例如模制环氧树脂(epoxy)或其他适合类型的衬底材料。第一模封层112可包括彼此相对的第一侧S1及第二侧S2，从而界定模封结构105的第一侧(例如上侧)S1及第二侧(例如下侧)S2。
在一实施例中，封装导通孔113的形成可包括通过机械钻凿、激光钻凿或深反应离子刻蚀(Deep Reactive Ion Etching，DRIE)等方式形成贯穿第一模封层112的多个穿孔。之后，再利用电解质电镀、无电极电镀工艺或是其它合宜的金属沉积工艺填充导电材料于穿孔内，以形成用以电导通模封结构105的第一侧S1与第二侧S2的多个封装导通孔113。在本实施例中，填充封装导通孔113的导电材料可包括铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、钨(W)或是其它合宜的导电材料。在一实施例中，模封结构105更可包括与封装导通孔113电连接的线路114及焊盘等其他电互连结构，以便与后续设置于模封结构105上的电子器件(例如图4所示的第一芯片115和/或第二芯片118)电连接。在本实施例中，模封结构105于此阶段可呈晶片的形式(wafer form)。
接着，请参照图2，设置至少一第一芯片115于模封结构105的第一侧S1上，其中，第一芯片115可分别耦接封装导通孔113。在本实施例中，第一芯片115可通过焊接(soldering)、凸块连接(bumping)、热音波接合(thermal sonic bonding)、焊料凸块接合(solder bump bonding)、打线接合(wiring bonding)、异方性导电填料(anisotropicconductive filler，ACF)等方式设置于模封结构105的第一侧S1上，本实施例并不以此为限。本实施例示出了三个设置于模封结构105的第一侧S1上的第一芯片115，然而，本领域技术人员应了解，更多或更少的第一芯片115可设置于模封结构105的第一侧S1上。
接着，请参照图3，形成一第二模封层116于第一模封层112的第一侧S1上，其中，第二模封层116包覆第一芯片115。在本实施例中，第二模封层116的材料可与第一模封层112大致相同或相似，举例而言，第二模封层116也可由例如模制环氧树脂(epoxy)等模制化合物或其他适合类型的衬底材料并经由模封工艺而形成。在一实施例中，第二模封层116可先全面性地将第一芯片115包覆于其内(覆盖第一芯片115的背面)，之后再通过薄化工艺来移除部分的第二模封层116，以暴露出第一芯片115的背面。在一些实施例中，薄化工艺包括研磨工艺(grinding process)。在一些其他实施例中，薄化工艺包括化学机械抛光(chemical-mechanical polishing，CMP)工艺。
接着，可形成贯穿第二模封层116并分别耦接至少部分第一封装导通孔113的多个(第二)封装导通孔117。具体而言，在一实施例中，(第二)封装导通孔117的形成可包括通过机械钻凿、激光钻凿或深反应离子刻蚀(Deep Reactive Ion Etching，DRIE)等方式形成贯穿第二模封层116的多个穿孔。之后，再利用电解质电镀、无电极电镀工艺或是其它合宜的金属沉积工艺填充导电材料于穿孔内，以形成封装导通孔117。在本实施例中，填充封装导通孔117的导电材料可包括铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、钨(W)或是其它合宜的导电材料。在一实施例中，第二模封层116上更可形成与封装导通孔117电连接的线路(未示出)等其他电互连结构，以便与后续设置于封装结构110上的电子器件电连接。
请参照图4，之后，设置至少一第二芯片118于第一模封层112的第二侧S2上，以形成封装结构110。在一实施例中，可先将图3所示的结构翻转(flipped over)，以使第二侧S2朝上，再通过例如焊接(soldering)、凸块连接(bumping)、热音波接合(thermal sonicbonding)、焊料凸块接合(solder bump bonding)、倒装芯片接合、打线接合(wiringbonding)、异方性导电填料(anisotropic conductive filler，ACF)等方式将第二芯片118设置于模封结构105的第二侧S2上。在本实施例中，封装导通孔113贯穿第一模封层112以耦接第一芯片115以及第二芯片118。之后，可执行单体化工艺，以将原本呈晶片形式的模封结构105进行单体化以形成多个彼此独立的封装结构110。具体而言，单体化工艺可包括激光切割或锯切等方式，其可沿着位于模封结构105的非功能性区域的多条切割线(scribelines)来进行切割，以切割出多个彼此独立的封装结构110(图4仅示出多个封装结构110的其中之一)。
在一实施例中，第一芯片115与第二芯片118可为种类相同或相似的芯片(例如同为存储器芯片或是逻辑芯片等)。在一实施例中，第一芯片115与第二芯片118的输入/输出(I/O)数和/或其焊盘之间的间距(pitch)可大致上相同或相似。如此配置，能使分别设置于模封结构105的相对两侧S1、S2的第一芯片115与第二芯片118可直接通过封装导通孔113而形成电连接，或是仅通过封装导通孔113与简单的线路布局即可形成电连接，因而缩短第一芯片115与第二芯片118之间的信号路径长度，进而提升半导体封装件的速度及电气效能。
图5至图8是依照本公开的另一实施例的一种半导体封装件的封装结构的制作流程的剖面示意图。在此必须说明的是，图5至图8示出了形成封装结构110的模封结构105的另一种可能的制作方法作为举例说明。因此，本实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。
请先参照图5，在本实施例中，提供包括第一模封层112以及封装导通孔113的模封结构105的方法可包括下列步骤。首先，可提供金属箔层113’于载板C1上。在本实施例中，金属箔层113’可为铜、铝、钛或上述金属的合金等的金属箔层。在一实施例中，载板C1可为玻璃载板、陶瓷载板或其他适合的载板等。在一实施例中，可设置一离型层或粘着层(未示出)于载板C1上。离型层及载板C1可从将在后续步骤中形成于其上的结构上移除。离型层可包含粘着剂或胶材料。在一些实施例中，离型层106可被以液体形式涂布并进行固化或是通过层压(lamination)的方式来形成。在一些实施例中，离型层可包括光热转换(light-to-heat-conversion，LTHC)涂层或热敏性粘合剂(heat-sensitive adhesive)等。
接着，请参照图6，对金属箔层113’进行图案化工艺，以形成多个金属柱113。举例而言，可将光刻胶涂布在金属箔层113’上，并接着图案化光刻胶以形成预期的光刻胶图案，以作为后续的图案化罩幕，接着，便可进行例如刻蚀等图案化工艺，以形成如图6所示的多个金属柱113。在一实施例中，可利用同一道图案化工艺，以在形成多个金属柱113的同时，形成多个用以提供结构支撑的支撑柱1131。在本实施例中，支撑柱1131的外径可大体上大于金属柱113的外径，并可环绕金属柱113而位于封装结构的周缘部分。
接着，请参照图7，经由模封工艺形成第一模封层112，其中，第一模封层112填充于多个金属柱113(及支撑柱1131)之间，以形成贯穿第一模封层112的多个封装导通孔。举例而言，第一模封层112可包含模制化合物(molding compound)，例如环氧树脂(epoxy)或其他适合类型的衬底材料。在本实施例中，第一模封层112可例如先全面性地包覆金属柱113及支撑柱1131(例如覆盖金属柱113及支撑柱1131的顶面)，之后再通过例如研磨等薄化工艺来移除部分的第一模封层112，直到暴露出金属柱113及支撑柱1131的顶面为止，以形成具有多个贯穿第一模封层112的封装导通孔113的模封结构。
接着，请参照图8，移除载板C1并于模封结构105的表面依电性需求形成线路114，以电连接部分的封装导通孔113。在本实施例中，模封结构105于此阶段可呈晶片的形式(wafer form)，并可在执行例如图2至图4等步骤之后沿着切割线SL进行单体化，以形成多个彼此独立的封装结构110。
图9至图13是依照本公开的一实施例的一种半导体封装件的衬底结构的制作流程的剖面示意图。在此必须说明的是，图9至图13示出了形成半导体封装件的衬底结构120的多种可能的制作方法的其中一种作为举例说明。请先参照图9，在一实施例中，可先将至少一内埋芯片122(示出为两个，但不限于此)设置于载板C2上。在一些实施例中，内埋芯片122可通过例如管芯贴合膜(die attach film，DAF)等粘着层而贴合到载板C2。根据一些实施例，管芯贴合膜可由环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填充胶或其组合所制成。在本实施例中，内埋芯片122是以主动表面1221朝向载板C2的方式贴附于载板C2上。在一实施例中，载板C2可为玻璃载板、陶瓷载板或其他适合的载板等。在一实施例中，可设置离型层或粘着层(未示出)于载板C2上。离型层及载板C2可从将在后续步骤中形成于其上的结构上移除。离型层可包含粘着剂或胶材料。在一些实施例中，离型层106可被以液体形式涂布并进行固化或是通过层压(lamination)的方式来形成。在一些实施例中，离型层可包括光热转换(light-to-heat-conversion，LTHC)涂层或热敏性粘合剂(heat-sensitiveadhesive)等。
接着，请参照图10，在一些实施例中，可进行模封工艺以将模封基材124形成于载板C2之上以包覆内埋芯片122。在本实施例中，模封基材124可覆盖内埋芯片122的背表面1222，且其材料可包括例如环氧树脂等模塑化合物或其类似物。接着，可进行固化工艺(curing process)，以将模封基材124硬化。
接着，请参照图11，可通过机械钻凿、激光钻凿或深反应离子刻蚀(Deep ReactiveIon Etching，DRIE)等方式形成多个开口OP1、OP2，其中，开口OP1形成于内埋芯片122上方以暴露内埋芯片122在背表面的电接点，而开口OP2则可位于内埋芯片122旁并贯穿模封基材124。之后，请参照图12，利用电解质电镀、无电极电镀工艺或是其它合宜的金属沉积工艺填充导电材料于开口OP1、OP2内，以分别形成电连接内埋芯片122的电接点的通孔125以及贯穿模封基材124的多个衬底导通孔126。通孔125延伸穿过部分模封基材124以耦接内埋芯片122。在本实施例中，形成通孔125以及衬底导通孔126的导电材料可包括铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、钨(W)或是其它合宜的导电材料。在一实施例中，更可于形成通孔125以及衬底导通孔126的步骤中形成电连接的通孔125与衬底导通孔126的线路128等其他电互连结构。在其他实施例中，也可在形成通孔125以及衬底导通孔126之后再形成线路128。本实施例并不以此为限。
接着，请参照图13，可形成导电凸块127于通孔125、衬底导通孔126以及内埋芯片122在主动表面1221的电接点上。在一些实施例中，导电凸块127可为焊料接头、焊料凸块、焊球、球栅阵列(BGA)球、可控塌陷芯片连接(C4)凸块、微凸块等等。举例而言，形成导电凸块127的方法可例如先通过电镀焊锡等方式将焊料形成于通孔125、衬底导通孔126的上表面，之后，再移除载板C2并翻转此衬底结构，以将焊料形成于内埋芯片122在主动表面1221的电接点以及衬底导通孔126的下表面上。之后，再对上述焊料进行回焊工艺，以形成如图13所示的导电凸块127。在一实施例中，导电凸块127可呈圆柱形、球形、矩形或半球形形状。当然，本实施例并不限制导电凸块127的形成方式及形式。至此，衬底结构120可大致上完成。
图14至图17是依照本公开的一实施例的一种半导体封装件的中间阶段的制作流程的剖面示意图。图14至图17所示的半导体封装件的制作流程是以前述实施例的封装结构110以及衬底结构120为基础。因此，本实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。
接着，请参照图14，可将如图4所示的封装结构110设置于如图13所示的衬底结构120的上表面上。在本实施例中，第一芯片115设置于第一模封层112靠近衬底结构120的第一侧S1，并耦接衬底结构120的内埋芯片122，而第二芯片118则设置于第一模封层112背离衬底结构120的第二侧S2。通孔125延伸穿过部分模封基材124并可经由导电凸块127耦接内埋芯片122以及封装结构110(例如第一芯片115)。如此配置，本公开的一实施例的半导体封装件100可大致上完成。
图15至图17示出了其他可实施于半导体封装件100上的步骤，以进一步形成如图17所示的半导体封装件100a。请接续参照图15，设置至少一第三芯片130于衬底结构120的上表面。在本实施例中，第三芯片130耦接衬底导通孔126以及内埋芯片122。第三芯片130可例如通过焊接(soldering)、凸块连接(bumping)、热音波接合(thermal sonic bonding)、焊料凸块接合(solder bump bonding)、打线接合(wiring bonding)、异方性导电填料(anisotropic conductive filler，ACF)等方式接合于衬底结构120上，本实施例并不以此为限。本实施例示出了两个设置于衬底结构120上的第三芯片130，然而，本领域技术人员应了解，可设置更多或更少的第三芯片130于衬底结构120上。
接着，形成第一模封材料140于衬底结构120的上表面，其中，第一模封材料140包覆封装结构110以及第三芯片130。在本实施例中，第一模封材料140可包含模制化合物(molding compound)，例如环氧树脂(epoxy)或其他适合类型的衬底材料。在本实施例中，第一模封材料140可完全包覆封装结构110(包含第二芯片118的顶面)以及第三芯片130，但本实施例并不以此为限。在其他实施例中，第一模封材料140也可例如先完全包覆封装结构110以及第三芯片130，之后再通过例如研磨等薄化工艺来移除部分的第一模封材料140，直到暴露出第二芯片118的顶面为止，以使第二芯片118的顶面与第一模封材料140的顶面大体上共平面。
接着，请参照图16，设置至少一第四芯片150于衬底结构120的下表面。也就是说，第三芯片130与第四芯片150分别设置于衬底结构120的相对两表面。在本实施例中，第四芯片150耦接衬底导通孔126以及内埋芯片122。在一实施例中，第四芯片150可例如通过焊接(soldering)、凸块连接(bumping)、热音波接合(thermal sonic bonding)、焊料凸块接合(solder bump bonding)、打线接合(wiring bonding)、异方性导电填料(anisotropicconductive filler，ACF)等方式设置于衬底结构120上，本实施例并不以此为限。本实施例示出了两个第四芯片150，然而，本领域技术人员应了解，可设置更多或更少的第四芯片150于衬底结构120的下表面。
接着，形成第二模封材料160于衬底结构120的下表面，其中，第二模封材料160包覆第四芯片150。在本实施例中，第二模封材料160可具有与第一模封材料140相同或相似的材料，例如环氧树脂(epoxy)等模制化合物或其他适合类型的衬底材料。在其他实施例中，第二模封材料160可例如先完全包覆第四芯片150，之后再通过例如研磨等薄化工艺来移除部分的第二模封材料160，直到暴露出第四芯片150的背面为止，以使第四芯片150的背面与第二模封材料160的下表面大体上共平面。在其他实施例中，也可省略薄化工艺，且第二模封材料160可完全包覆第四芯片150的背面。
接着，请参照图17，形成贯穿第一模封材料140、衬底结构120以及第二模封材料160的多个导电柱170，并且，可形成导电凸块172于导电柱170的相对两端，以形成如图17所示的半导体封装件100。在本实施例中，导电柱170贯穿整个半导体封装件100以使半导体封装件100与其他外部组件电连接。在一实施例中，导电柱170的形成可包括通过机械钻凿、激光钻凿或深反应离子刻蚀(Deep Reactive Ion Etching，DRIE)等方式形成贯穿第一模封材料140、衬底结构120以及第二模封材料160的多个穿孔。之后，再利用电解质电镀、无电极电镀工艺或是其它合宜的金属沉积工艺填充导电材料于穿孔内，以形成用于电导通半导体封装件100的相对两侧的多个导电柱170。在本实施例中，导电柱170的导电材料可包括铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、钨(W)或是其它合宜的导电材料。在一些实施例中，导电凸块172可为焊料接头、焊料凸块、焊球、球栅阵列(BGA)球、可控塌陷芯片连接(C4)凸块、微凸块等等。在一实施例中，导电凸块172可呈圆柱形、球形、矩形或半球形。当然，本实施例并不限制导电凸块172的形成方式及形式。
综上所述，本公开的半导体封装件包括以模封基材包覆内埋芯片的方式所形成衬底结构以及堆叠于衬底结构上的封装结构，其中，封装结构是利用多个封装导通孔贯穿模封层的结构作为载体，将多个芯片设置于此载体的相对两侧。如此配置，可使半导体封装件在有限的空间里结合扇出(Fan-out)、内埋(embedded)以及封装堆叠(package onpackage)等封装结构整合多个不同性质的芯片，以达到异质整合(heterogeneous)芯片封装的效果。此外，本公开将封装结构中设置于模封层相对两侧的芯片以贯穿模封层的封装导通孔电连接，可缩短封装结构的芯片之间的信号路径长度，进而提升半导体封装件的速度及电气效能。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体封装件，其特征在于，包括：
衬底结构，包括：
至少一内埋芯片；
模封基材，包覆所述至少一内埋芯片；以及
多个衬底导通孔，贯穿所述模封基材；以及
封装结构，设置于所述衬底结构的上表面并包括：
第一模封层；
至少一第一芯片，设置于所述第一模封层靠近所述衬底结构的第一侧，并耦接所述至少一内埋芯片；
第二模封层，设置于所述第一模封层的所述第一侧并包覆所述至少一第一芯片；
至少一第二芯片，设置于所述第一模封层相对于所述第一侧的第二侧上；以及
多个封装导通孔，贯穿所述第一模封层以耦接所述至少一第一芯片以及所述至少一第二芯片。
2.根据权利要求1所述的半导体封装件，其特征在于，所述模封基材、第一模封层以及所述第二模封层的材料包括环氧树脂。
3.根据权利要求1所述的半导体封装件，其特征在于，所述多个封装导通孔包括多个第一封装导通孔以及多个第二封装导通孔，所述多个第一封装导通孔贯穿所述第一模封层，且所述多个第二封装导通孔贯穿所述第二模封层并分别耦接所述多个第一封装导通孔。
4.根据权利要求1所述的半导体封装件，其特征在于，所述衬底结构还包括多个通孔，延伸穿过部分所述模封基材以耦接所述至少一内埋芯片以及所述封装结构。
5.根据权利要求1所述的半导体封装件，其特征在于，还包括第一模封材料，设置于所述衬底结构的所述上表面并包覆所述封装结构。
6.根据权利要求5所述的半导体封装件，其特征在于，还包括至少一第三芯片，设置于所述衬底结构的所述上表面上并耦接所述多个衬底导通孔以及所述至少一内埋芯片，且所述第一模封材料包覆所述至少一第三芯片。
7.根据权利要求1所述的半导体封装件，其特征在于，还包括至少一第四芯片，设置于所述衬底结构相对于所述上表面的下表面并耦接所述多个衬底导通孔以及所述至少一内埋芯片。
8.根据权利要求7所述的半导体封装件，其特征在于，还包括第二模封材料，设置于所述衬底结构的所述下表面，并包覆所述至少一第四芯片。
9.根据权利要求1所述的半导体封装件，其特征在于，还包括第一模封材料、第二模封材料以及多个导电柱，其中所述第一模封材料以及所述第二模封材料分别设置于所述衬底结构的相对两表面，且所述多个导电柱贯穿所述第一模封材料、所述衬底结构以及所述第二模封材料。
10.一种半导体封装件的制作方法，其特征在于，包括：
提供模封结构，其中所述模封结构包括第一模封层以及贯穿所述第一模封层的多个封装导通孔；
设置至少一第一芯片于所述模封结构的第一侧上，其中所述至少一第一芯片耦接所述多个封装导通孔；
形成第二模封层于所述第一模封层的所述第一侧上，其中所述第二模封层包覆所述至少一第一芯片；
设置至少一第二芯片于所述第一模封层相对于所述第一侧的第二侧上，以形成封装结构；以及
将所述封装结构设置于衬底结构的上表面，其中所述衬底结构包括至少一内埋芯片、包覆所述至少一内埋芯片的模封基材以及贯穿所述模封基材的多个衬底导通孔。
11.根据权利要求10所述的半导体封装件的制作方法，其特征在于，提供所述模封结构包括：
经由模封工艺形成第一模封层；以及
经由激光钻孔工艺以及电镀工艺形成贯穿所述第一模封层的多个封装导通孔。
12.根据权利要求10所述的半导体封装件的制作方法，其特征在于，提供所述模封结构包括：
提供金属箔层；
对所述金属箔层进行图案化工艺以形成多个金属柱；以及
经由模封工艺形成第一模封层，其中所述第一模封层填充于所述多个金属柱之间以形成贯穿所述第一模封层的所述多个封装导通孔。
13.根据权利要求10所述的半导体封装件的制作方法，其特征在于，还包括：
设置至少一第三芯片于所述衬底结构的所述上表面；以及
形成第一模封材料于所述上表面，其中所述第一模封材料包覆所述封装结构以及所述至少一第三芯片。
14.根据权利要求13所述的半导体封装件的制作方法，其特征在于，还包括：
设置至少一第四芯片于所述衬底结构相对所述上表面的下表面；以及
形成第二模封材料于所述下表面，其中所述第二模封材料包覆所述至少一第四芯片。
15.根据权利要求14所述的半导体封装件的制作方法，其特征在于，还包括：
形成贯穿所述第一模封材料、所述衬底结构以及所述第二模封材料的多个导电柱。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110141038 | 2021-11-03 | ||
| TW110141038A TWI779917B (zh) | 2021-11-03 | 2021-11-03 | 半導體封裝及其製作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116093061A true CN116093061A (zh) | 2023-05-09 |
Family
ID=85475821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111531354.5A Pending CN116093061A (zh) | 2021-11-03 | 2021-12-15 | 半导体封装件及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116093061A (zh) |
| TW (1) | TWI779917B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10943869B2 (en) * | 2017-06-09 | 2021-03-09 | Apple Inc. | High density interconnection using fanout interposer chiplet |
| US10304800B2 (en) * | 2017-06-23 | 2019-05-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Packaging with substrates connected by conductive bumps |
| US10468384B2 (en) * | 2017-09-15 | 2019-11-05 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming embedded die substrate, and system-in-package modules with the same |
| TWI744825B (zh) * | 2020-03-18 | 2021-11-01 | 南茂科技股份有限公司 | 晶片嵌入式基板結構與晶片封裝結構及其製造方法 |
-
2021
- 2021-11-03 TW TW110141038A patent/TWI779917B/zh active
- 2021-12-15 CN CN202111531354.5A patent/CN116093061A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TWI779917B (zh) | 2022-10-01 |
| TW202320264A (zh) | 2023-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI690030B (zh) | 半導體封裝及其形成方法 | |
| US11901258B2 (en) | Iintegrated fan-out packages with embedded heat dissipation structure | |
| CN109216219B (zh) | 具有双侧金属布线的半导体封装件 | |
| CN108122861B (zh) | 具有虚设管芯的封装结构、半导体装置及其形成方法 | |
| CN106548948B (zh) | 集成多输出封装件及制造方法 | |
| US20230163079A1 (en) | Semiconductor device and method of manufacturing thereof | |
| CN107689333B (zh) | 半导体封装件及其形成方法 | |
| CN108987380B (zh) | 半导体封装件中的导电通孔及其形成方法 | |
| US10276526B2 (en) | Semiconductor package structure and manufacturing method thereof | |
| US9293449B2 (en) | Methods and apparatus for package on package devices with reversed stud bump through via interconnections | |
| US8889484B2 (en) | Apparatus and method for a component package | |
| US8741762B2 (en) | Through silicon via dies and packages | |
| US20200243449A1 (en) | Package structure and manufacturing method thereof | |
| CN107622996B (zh) | 三维高密度扇出型封装结构及其制造方法 | |
| CN111952275A (zh) | 半导体封装及半导体封装的制造方法 | |
| US7785928B2 (en) | Integrated circuit device and method of manufacturing thereof | |
| TWI779917B (zh) | 半導體封裝及其製作方法 | |
| CN114628340A (zh) | 电子封装件及其制法 | |
| US20180130720A1 (en) | Substrate Based Fan-Out Wafer Level Packaging |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |