CN111952275A - 半导体封装及半导体封装的制造方法 - Google Patents

半导体封装及半导体封装的制造方法 Download PDF

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integrated circuits
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蔡宗甫
林士庭
卢思维
施应庆
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Abstract

一种半导体封装包括第一集成电路结构、第二集成电路结构、多个导电凸块、包封材料以及重布线结构。第一集成电路结构包括有源表面、后表面及多个穿孔，有源表面具有多个接触垫，后表面与有源表面相对，所述多个穿孔延伸穿过第一集成电路结构且连接有源表面与后表面。第二集成电路结构设置在第一集成电路结构的后表面上。导电凸块设置在第一集成电路结构与第二集成电路结构之间且电连接所述多个穿孔与第二集成电路结构。包封材料至少包封第二集成电路结构。重布线结构设置在第一集成电路结构的有源表面之上且电连接到第一集成电路结构的有源表面。

Description

半导体封装及半导体封装的制造方法
技术领域
本发明的实施例是涉及一种装置及制造方法，特别是涉及一种半导体封装及半导体封装的制造方法。
背景技术
例如叠层封装(package on package，PoP)等三维(three-dimensional，3D)封装应用正变得越来越受欢迎且在移动装置中得到广泛使用。这是因为它们可通过对例如逻辑芯片(例如应用处理器(application processor，AP))、高容量/高带宽存储器芯片(例如第二代加宽输入/输出(wide input/out 2，WIO2)芯片、低功率双倍数据传输率X(low powerdouble data rate X，LPDDRx)芯片等)和/或其他异质芯片(例如传感器、微机电装置(micro-electro-mechanical，MEM)、联网装置等)进行集成来增强电气性能。
然而，现有的叠层封装装置及封装结构正面临需要满足下一代应用的精细通道(fine channel)及高密度布线(high density routing)要求的挑战。举例来说，典型的LPDDRx的打线结合(wire bonding)、AP/WIO芯片中的硅穿孔(through silicon via，TSV)等会对封装带来各种缺点，例如制造成本增加、封装厚度大以及硅存取损失(siliconaccess penalties)。需要经过改善的装置及制造所述装置的方法。
发明内容
根据本公开的一些实施例，一种半导体封装包括第一集成电路结构、第二集成电路结构、多个导电凸块、包封材料以及第一重布线结构。所述第一集成电路结构包括有源表面、后表面及多个穿孔，所述有源表面具有多个接触垫，所述后表面与所述有源表面相对，所述多个穿孔延伸穿过所述第一集成电路结构且连接所述有源表面与所述后表面。所述第二集成电路结构设置在所述第一集成电路结构的所述后表面上。所述导电凸块设置在所述第一集成电路结构与所述第二集成电路结构之间且电连接所述多个穿孔与所述第二集成电路结构。所述包封材料至少包封所述第二集成电路结构。所述第一重布线结构设置在所述第一集成电路结构的所述有源表面之上且电连接到所述第一集成电路结构的所述有源表面。
根据本公开的一些实施例，一种半导体封装的制造方法包括以下步骤。在载体上提供集成电路组，其中所述集成电路组包括彼此上下堆叠的多个集成电路及背对所述载体的多个输入/输出端口。在所述载体上提供包封材料，以包封所述集成电路组。通过多个导电凸块在所述集成电路组上安装集成电路，其中所述集成电路包括有源表面、后表面及多个穿孔，所述后表面与所述有源表面相对且面对所述集成电路组，所述多个穿孔延伸穿过所述集成电路。在所述第一集成电路结构的所述有源表面上提供第一重布线结构。移除所述载体。对所述包封材料执行单体化工艺，以形成多个半导体封装。
根据本公开的一些实施例，一种半导体封装的制造方法包括以下步骤。在载体上提供集成电路，其中所述集成电路包括有源表面、后表面及多个穿孔，所述有源表面面对所述载体，所述后表面与所述有源表面相对，所述多个穿孔延伸穿过所述集成电路。在所述集成电路上安装集成电路组，其中所述集成电路组包括彼此上下堆叠的多个集成电路及面对所述集成电路的所述后表面的多个输入/输出端口。移除所述载体。提供包封材料以包封所述集成电路及所述集成电路组。在所述集成电路的所述有源表面之上提供第一重布线结构。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据本公开一些示范性实施例的半导体封装的制造方法的方块图。
图2A到图2H示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图3A到图3B示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图4A到图4C示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图5示出根据本公开一些示范性实施例的半导体封装的剖视图。
图6A到图6C示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图7A到图7E示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图8示出根据本公开一些示范性实施例的半导体封装的剖视图。
图9示出根据本公开一些示范性实施例的半导体封装的剖视图。
图10A到图10I示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图11示出根据本公开一些示范性实施例的半导体封装的局部剖视图。
图12示出根据本公开一些示范性实施例的半导体封装的局部剖视图。
图13示出根据本公开一些示范性实施例的半导体封装的局部剖视图。
图14示出根据本公开一些示范性实施例的半导体封装的局部剖视图。
图15示出根据本公开一些示范性实施例的半导体封装的局部剖视图。
图16示出根据本公开一些示范性实施例的半导体封装的制造方法的方块图。
图17A到图17H示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图18A到图18B示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。
图19示出根据本公开一些示范性实施例的半导体封装的剖视图。
图20示出根据本公开一些示范性实施例的半导体封装的剖视图。
图21示出根据本公开一些示范性实施例的半导体封装的剖视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，并且本文中所使用的空间相对性描述语可同样相应地进行解释。
在一些方面中，各种示例性实施例可实现例如对存储器(例如LPDDRx、WIO2等)芯片以及逻辑芯片进行集成的薄型封装轮廓。在薄型轮廓(thin-profiled)堆叠扇出型封装中，可实现更高的存储容量及带宽。实施例可使用硅穿孔(TSV)作为电连接的选项，从而降低制造成本。实施例可包括具有集成扇出型封装结构的逻辑优先(logic-first)配置和/或逻辑最后(logic-last)配置。装置封装中的每一扇出层可包括低功率双倍数据传输率X(LPDDRx)、宽输入/输出(WIO)存储器、WIO2存储器、与非闪存(NAND flash)、静态随机存取存储器(Static Random Access Memory，SRAM)高速缓存等存储器芯片中的一者或多者。还可包括其他类型的芯片，例如逻辑芯片、模拟芯片、传感器芯片、联网芯片、微机电(MEMS)芯片等。每一扇出层中的芯片的数目可大于或等于一。集成扇出型封装可用于各种应用，例如移动计算、移动健康(例如健康监测)、可穿戴电子装置、物联网(internet of things，IoT)、大数据等。
图1示出根据本公开一些示范性实施例的半导体封装的制造方法的方块图。图2A到图2H示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。半导体封装的制造方法包括以下步骤。参照图1及图2A，执行步骤S110，在一些实施例中，在载体105上提供集成电路组(第二集成电路结构)110。在一些实施例中，载体105可包括粘合层，所述粘合层可为光热转换(light to heat conversion，LTHC)离型涂层(releasecoating)等。在一些实施例中，也可在载体105上或者在粘合层(如果有的话)上设置管芯贴合膜(die attach film，DAF)，以在载体105上贴合集成电路组110。在一些实施例中，载体105可为玻璃载体、陶瓷载体等，并且可在形成半导体封装(例如图2F中所示的半导体封装)的各种组件期间提供临时结构支撑。
根据本公开的一些实施例，集成电路组110可为存储管芯，例如LPDDRx、WIO、WIO2、与非闪存等。在其他实施例中，集成电路组110可为任何类型的集成电路组，例如模拟电路、数字电路、传感器管芯、微机电(MEMS)管芯、联网管芯等。在一些实施例中，集成电路组110被示出为四个集成电路1101到1104的垂直堆叠。应注意，尽管阐述四个集成电路，然而集成电路组110可根据系统所期望的存储量而配置有更少或更多的芯片。集成电路1101到1104中的每一者可包括多个存储位置，其中集成电路1101到1104中的每一者上的每一存储位置具有唯一的存储地址。在一些实施例中，集成电路组110可为动态随机存取存储器(dynamicrandom access memory，DRAM)装置，但也可使用其他存储器类型，包括但不限于静态随机存取存储器(SRAM)及只读存储器(read only memory)。
在一些实施例中，集成电路组110包括多个集成电路1101到1104(示出四个集成电路，但不限于此)、有源表面112及后表面114，所述多个集成电路1101到1104彼此上下堆叠，有源表面112具有背对载体105的多个I/O端口(接触垫)116，后表面114与有源表面112相对。在一些实施例中，使用硅穿孔(TSV)技术将集成电路1101到1104连接到彼此。也就是说，集成电路(示出集成电路1101到1103，但不限于此)中的至少一者包括多个子穿孔(硅穿孔)118，所述多个子穿孔118延伸穿过所述集成电路(例如集成电路1101到1103)中的所述至少一者以电连接到所述集成电路中的相邻的一者。举例来说，可使用被导电材料填充的孔将集成电路1101到1104中的每一者连接到彼此，如图2A中所示，并且所述孔可例如通过激光钻孔工艺或干式刻蚀工艺形成。在一些实施例中，I/O端口116电连接到子穿孔118。
现参照图1及图2B，执行步骤S120，在载体105上提供包封材料120，以包封集成电路组110。在一些实施例中，包封材料120可包括模制化合物、环氧树脂、树脂等。在其中一种实施方案中，模制化合物包含各种材料，例如环氧树脂、酚醛硬化剂、二氧化硅、催化剂、颜料、脱模剂(mold release agent)等中的一者或多者。在一些实施例中，包封材料120的顶表面可高于I/O端口116的顶表面。即，包封材料120覆盖I/O端口116的顶表面。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120进行薄化，直到显露出I/O端口116的顶表面为止。所得结构示出在图2B。由于进行薄化工艺，I/O端口116的顶表面与包封材料120的顶表面实质上齐平。在工艺中，如图2B中所示的包括集成电路组110及包封材料120的所得结构可具有晶片形式。
现参照图1及图2C，在一些实施例中，视需要，在集成电路组110及包封材料120之上形成(第二)重布线结构130。重布线结构130电连接到集成电路组110的I/O端口116。在一些实施例中，重布线结构130可通过例如沉积导电层、将导电层图案化以形成重布线路、局部地覆盖重布线路以及使用介电层填充重布线路之间的间隙等来形成。重布线路的材料可包括金属或包含铝、铜、钨和/或其合金的金属合金。介电层可由介电材料(例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、氧化物、氮化物、碳化物、碳氮化物、其组合和/或其多层)形成。重布线路形成在介电层中且电连接到集成电路组110。另外，可通过溅镀、蒸镀或无电镀覆等在重布线结构130上形成凸块下金属(under bump metallurgy，UBM)层132。
现参照图1及图2D，执行步骤S130，通过多个导电凸块180在集成电路组110上安装集成电路(第一集成电路结构)140。在一些实施例中，集成电路140可为提供逻辑功能的逻辑管芯，并且可为系统芯片(system on chip，SoC)、应用处理器(AP)等。在一些实施例中，集成电路140可形成在晶片(未示出)中，所述晶片具有多个集成电路140且被沿切割道进行单体化。集成电路140可包括有源表面142、后表面144及多个穿孔(TSV)148，有源表面142具有多个接触垫146，后表面144与有源表面142相对且面对集成电路组110，所述多个穿孔(TSV)148延伸穿过集成电路140且连接有源表面142与后表面144。
根据本公开的一些实施例，导电凸块180可设置在集成电路140的后表面144上以将集成电路140安装到集成电路组110上。即，集成电路140以其后表面144安装在集成电路组110的有源表面112上(即，背对面配置(back to face configuration))。详细来说，导电凸块180设置在集成电路140与集成电路组110之间且电连接穿孔148与集成电路组110(或者重布线结构130，如果有的话)。在一些实施例中，集成电路140还可包括位于集成电路140的后表面144上的重布线层(未示出)，并且导电凸块180设置在重布线层上且电连接到重布线层。通过此种布置，重布线结构130位于集成电路组110与导电凸块180之间且在集成电路组110的有源表面112及包封材料120之上延伸。
根据本公开的一些实施例，导电凸块180可为微凸块(micro bump)，所述微凸块可包括铜柱且可被称为铜柱(或支柱)凸块，但本公开不仅限于此。根据一些实施例，导电凸块(微凸块)180的节距(pitch)可介于从约10μm到约60μm的范围内，但本公开不仅限于此。在一些实施例中，导电凸块180中的每一者可包括UBM层，根据一些实施例，所述UBM层可包括扩散阻挡层及薄晶种层。扩散阻挡层可为钛层、氮化钛层、钽层或氮化钽层。晶种层的材料可包括铜或铜合金，因此在下文中晶种层被称为铜晶种层。然而，也可包括其他金属，例如银、金、铝及其组合。
在一些实施例中，微凸块180还可包括铜层、金属层及焊料盖，根据一些实施例，所述铜层、金属层及焊料盖通过使用界定有开口的光掩模进行镀覆而形成。在一些实施例中，金属层是通过镀覆形成的包括例如镍层或镍合金层的含镍层。金属层防止或至少延缓在铜与焊料之间形成金属间化合物(inter-metallic compound，IMC)。焊料盖可为由例如银/锡(SnAg)或由焊料材料(包括锡、铅、银、铜、镍、铋的合金或它们的组合的合金)形成的无铅预焊料层(lead-free pre-solder layer)。在一些实施例中，导电凸块180不包括焊料盖。在一些实施例中，导电凸块180不包括焊料盖及金属层。本公开不限制导电凸块180的结构及形成。
现参照图1及图2E，执行步骤S140，在集成电路140的有源表面142上提供(第一)重布线结构150且将(第一)重布线结构150电连接到集成电路140的有源表面142。在一些实施例中，重布线结构150形成在集成电路140上且电连接到集成电路140的接触垫146。在一些实施例中，重布线结构150可通过例如沉积导电层、将导电层图案化以形成重布线路、局部地覆盖重布线路以及使用介电层填充重布线路之间的间隙等来形成。重布线路的材料可包括金属或包括包含铝、铜、钨和/或其合金的金属合金。介电层可由介电材料(例如聚苯并恶唑(PBO)、聚酰亚胺(PI)、氧化物、氮化物、碳化物、碳氮化物、其组合和/或其多层)形成。重布线路形成在介电层中且电连接到集成电路140。另外，可通过溅镀、蒸镀或无电镀覆等在重布线结构150上形成UBM层。在其他实施例中，可首先在集成电路140上提供重布线结构150，接着将集成电路140连同重布线结构150安装到集成电路组110(或者重布线结构130，如果有的话)上。本公开不限制处理步骤的次序。
根据本公开的一些实施例，可涂敷填充材料160来填充集成电路140与集成电路组110(或者重布线结构130，如果有的话)之间的间隙。在一些实施例中，填充材料160可为底部填充胶(underfill)、非导电膜(non-conductive film，NCF)等。填充材料160被配置成吸收一些残余应力，以减少导电凸块180内的应力以及导电凸块180与集成电路140之间界面中的应力。
现参照图2F，在一些实施例中，在重布线结构150上设置多个电性端子170。在一些实施例中，也可在重布线结构150上设置至少一个集成无源装置(Integrated PassiveDevice，IPD)(未示出)。形成电性端子170可包括在重布线结构150上放置焊料球，接着对焊料球进行回焊。在替代实施例中，形成电性端子170可包括执行镀覆工艺以在重布线结构150上形成焊料区，接着对焊料区进行回焊。电性端子170还可包括导电支柱或具有焊料盖的导电支柱，所述导电支柱或具有焊料盖的导电支柱也可通过镀覆形成。IPD可使用标准晶片制作技术(例如薄膜及光刻处理)制作，并且可通过例如倒装芯片结合(flip-chipbonding)或打线结合等安装在重布线结构150上。在一些实施例中，电性端子170被布置成区域阵列且用作球栅阵列(ball grid array，BGA)球。举例来说，在重布线结构150上没有形成受控塌陷芯片连接凸块(Controlled Collapse Chip Connection bump，C4bump)。此外，由于BGA球170形成在集成电路140之上，因此包括BGA球170的集成电路140可执行与BGA印刷电路板相似的功能，因而可省略BGA印刷电路板。
现参照图1及图2G，执行步骤S150，在一些实施例中，可将图2F中所示的所得结构翻转并安装在带式载体(tape carrier)106上，并可移除载体105。在一些实施例中，带式载体106可为切割带(dicing tape)，所述切割带通常用于固定封装结构且在随后将半导体封装100从相邻的半导体封装100单体化期间使封装结构保持静止不动。在一些实施例中，通过使载体105上的粘合层(例如LTHC)失去或减小粘合性而将载体105从集成电路组110的后表面及包封材料120分离。接着将粘合层连同载体105一起移除。举例来说，可将粘合层暴露于紫外(ultraviolet，UV)光，从而使粘合层失去或减小粘合性，因此可移除载体105及粘合层。
现参照图1及图2H，执行步骤S160，在一些实施例中，对包封材料120执行单体化工艺以形成多个半导体封装100。在单体化(切割)工艺期间，可由锯107执行湿锯切操作以沿着切割道切割处于晶片形式的半导体封装100。可使用通过由机械锯或激光锯107进行切割来执行的单体化工艺将多个半导体封装100彼此分离。在单体化之后，可将被分离的半导体封装100从带式载体106移除或剥离(de-bonded)。此时，半导体封装100的制造工艺便可实质上完成。
通过此种配置，通过利用集成扇出型工艺，可实现无衬底半导体封装100。即，可在没有衬底的情况下在集成电路组110上安装集成电路140，以减小半导体封装100的总厚度并降低半导体封装100的生产成本。另外，通过经由导电(微)凸块180将集成电路140安装到集成电路组110上，可显著增加I/O的数目以满足功耗更低的更高带宽存储器装置封装的要求。此外，可通过批量回焊工艺(mass reflow process)执行微凸块结合工艺，从而提高半导体工艺的制造效率。
图3A到图3B示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图3B中所示的半导体封装100a的制造包含与前面在图2H中公开的半导体封装100的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图3B中所示的半导体封装100a的制造与图2H中所示的半导体封装100的制造之间的主要区别。
现参照图3A，在一些实施例中，省略在集成电路组110及包封材料120之上形成重布线结构130的步骤。在本实施例中，可通过导电凸块180在集成电路组110上直接安装集成电路140。在一些实施例中，填充材料160可为非导电膜(NCF)，所述非导电膜可为非导电材料，例如聚合物、树脂、绝缘体等。NCF 160可为非液态材料，例如膜、片材或可用于覆盖及保护导电凸块180的至少一部分并在回焊期间向导电凸块180提供横向支撑的其他结构。在实施例中，NCF 160是热固性聚合物(thermal set polymer)或干膜，所述热固性聚合物或干膜在一侧上具有粘合剂且在被涂敷时粘合到集成电路组110的顶表面。举例来说，NCF 160可为使用热能进行固化的环氧树脂，或者在暴露于光、紫外线(UV)、空气或催化剂时固化的材料。本公开不限制填充材料160的材料及类型。在其他实施例中，填充材料160可为底部填充胶等。
根据本公开的一些实施例，在集成电路组110上安装集成电路140之后，可在集成电路140之上提供重布线结构150且将重布线结构150电连接到集成电路140的接触垫146。在其他实施例中，可在集成电路组110上安装集成电路140之前，在集成电路140上提供重布线结构150。接着，可将针对图2F到图2H所示及阐述的相同或相似的工艺依序应用于图3A中所示的所得结构，以获得图3B中的半导体封装100a。
图4A到图4C示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图4C中所示的半导体封装100b的制造包含与前面在图2H中公开的半导体封装100的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图4C中所示的半导体封装100b的制造与图2H中所示的半导体封装100的制造之间的主要区别。
现参照图4A，根据本公开的一些实施例，通过多个导电凸块180在集成电路组110上安装集成电路140。在一些实施例中，导电凸块180可设置在集成电路140的后表面上以将集成电路140安装到集成电路组110上。即，集成电路140以其后表面安装在集成电路组110的有源表面上(即，背对面配置)。详细来说，导电凸块180设置在集成电路140与集成电路组110之间且电连接穿孔148与重布线结构130。通过此种布置，重布线结构130位于集成电路组110与导电凸块180之间。
现参照图4B及图4C，在集成电路组110上安装集成电路140之后，在载体105上提供(第一)包封材料120b，以包封集成电路140。也就是说，在载体105上提供包封材料120的步骤可包括如下两个子步骤：在载体105上提供(第二)包封材料120a，以包封集成电路组110；以及在载体105上提供(第一)包封材料120b，以包封集成电路140。在一些实施例中，包封材料120a的材料可相同于包封材料120b的材料。当然，在其他实施例中，包封材料120a的材料可不同于包封材料120b的材料。
根据本公开的一些实施例，重布线结构130在集成电路组110及包封材料120a之上延伸。因此，包封材料120b被提供在重布线结构130上且包封导电凸块180。在实施例中，包封材料120b包封集成电路140的侧表面及重布线结构150的侧表面。在一些实施例中，包封材料120b的顶表面与重布线结构150的顶表面实质上共面。接着，可将针对图2F到图2H所示及阐述的相同或相似的工艺依序应用于图4B中所示的所得结构，以获得图4C中所示的半导体封装100b。
图5示出根据本公开一些示范性实施例的半导体封装的剖视图。应注意，图5中所示的半导体封装100c包含与前面在图2H中公开的半导体封装100相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图5中所示的半导体封装100c与图2H中所示的半导体封装100之间的主要区别。
参照图5，根据本公开的一些实施例，包封材料120’可包封集成电路组110及集成电路140二者。在此种实施例中，在集成电路组110上安装集成电路140之后在载体105上提供包封材料120’，以使得包封材料120’可同时包封集成电路组110及集成电路140。在一些实施例中，包封材料120’可包括模制化合物、环氧树脂或树脂等。
图6A到图6C示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图6C中所示的半导体封装100d的制造包含与前面在图2H中公开的半导体封装100的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图6C中所示的半导体封装100d的制造与图2H中所示的半导体封装100的制造之间的主要区别。
参照图6A，在一些实施例中，如图2D中所阐述及图6A中所示通过导电凸块180在集成电路组110上安装集成电路140。在集成电路组110上安装集成电路140且将填充材料160填充在集成电路组110与集成电路140之间之后，根据一些示范性实施例，在重布线结构150上设置电性端子170。在一些实施例中，也可在重布线结构150上设置至少一个IPD(未示出)。在一些实施例中，电性端子170可包括焊料球、焊料区、导电支柱或具有焊料盖的导电支柱，其也可通过镀覆形成。可通过例如倒装芯片结合或打线结合等在重布线结构150上安装IPD。
现参照图6B，在一些实施例中，在集成电路组110及包封材料120a之上提供包封材料120b’，以包封集成电路140。根据本公开的一些实施例，在形成在集成电路组110及包封材料120a之上的重布线结构130上提供包封材料120b’，并且包封材料120b’还包封重布线结构150的侧表面及电性端子170的一部分。在一些实施例中，包封材料120b’包封与重布线结构150进行连接的电性端子170的至少底部部分以减轻半导体封装100d的应力。根据本公开的一些实施例，包封材料120b’的顶表面实质上高于重布线结构150的顶表面。也就是说，包封材料120b’包封至少集成电路140的侧表面、重布线结构150的侧表面及顶表面以及与重布线结构150进行连接的电性端子170的底部部分。
在一些实施例中，包封材料120b’的材料可相同于包封材料120a的材料，其可包括模制化合物、环氧树脂、树脂等。当然，在其他实施例中，包封材料120b’的材料可不同于包封材料120a的材料。接着，可将针对图2G到图2H所示及阐述的相同或相似的工艺依序应用于图6B中所示的所得结构，以获得图6C中所示的半导体封装100d。
图7A到图7E示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图7E中所示的半导体封装100e的制造包含与前面在图2H中公开的半导体封装100的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图7E中所示的半导体封装100e的制造与图2H中所示的半导体封装100的制造之间的主要区别。
参照图7A，在一些实施例中，通过导电凸块180在集成电路组110上安装集成电路140。根据本公开的一些实施例，集成电路140还可包括多个导通孔1461及介电层(钝化层)147。在一些实施例中，导通孔1461可形成在集成电路140的有源表面142上且在集成电路140的衬底上电耦合到接触垫146。在一些实施例中，介电层147可形成在集成电路140的有源表面142上且可覆盖导通孔1461的顶表面。在其他实施例中，介电层147的顶表面可与导通孔1461的顶表面实质上齐平。作为另外一种选择，可省略介电层147且导通孔1461从集成电路140的有源表面142突出。
现参照图7B，在一些实施例中，可在载体105之上提供包封材料120b，以包封集成电路140。具体来说，可在包封材料120a上提供包封材料120b，以包封集成电路140。在一些实施例中，包封材料120b的顶表面可高于介电层147的顶表面。即，包封材料120b覆盖介电层147的顶表面。
接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120b(及介电层147)进行薄化，直到显露出导通孔1461的顶表面为止。所得结构示出在图7B中。由于薄化工艺，导通孔1461的顶表面与包封材料120b的顶表面及介电层147的顶表面实质上齐平，如图7B中所示。在工艺中，图7B中所示的所得结构可具有晶片形式。
现参照图7C，在一些实施例中，在包封材料120b如上所述包封集成电路140之后，在集成电路140上提供重布线结构150a且重布线结构150a在集成电路140的有源表面及包封材料120b之上延伸。重布线结构150a电连接到集成电路140。在一些实施例中，在集成电路140及包封材料120b之上形成重布线结构150a以内连集成电路140的接触垫146。可通过例如与上述重布线结构130相同或相似的工艺形成重布线结构150a。另外，可通过溅镀、蒸镀或无电镀覆等在重布线结构150a上形成UBM层。
接着，根据本公开的一些实施例，可在重布线结构150a上设置电性端子170。在一些实施例中，也可在重布线结构150a上设置至少一个IPD(未示出)。电性端子170的类型及形成可相同于或至少相似于上述电性端子170。IPD可使用标准晶片制作技术(例如薄膜及光刻处理)制作，并且可通过例如倒装芯片结合或打线结合等安装在重布线结构150a上。
现参照图7D，在一些实施例中，可将图7C中所示的所得结构翻转并安装在带式载体106上，并可移除载体105。在一些实施例中，带式载体106可为切割带，所述切割带通常用于固定封装结构且在随后的单体化工艺期间使封装结构保持静止不动。在一些实施例中，通过使载体105上的粘合层(例如LTHC)失去或减小粘合性而将载体105从集成电路组110的后表面及包封材料120a分离。接着将粘合层连同载体105一起移除。
现参照图7E，在一些实施例中，对包封材料120a及包封材料120b执行单体化工艺以形成多个半导体封装100e。在单体化(切割)工艺期间，可由锯107执行湿锯切操作以沿着切割道切割处于晶片形式的半导体封装100e。接着，在单体化工艺之后，可将被分离的半导体封装100e从带式载体106移除或剥离。此时，半导体封装100e的制造工艺便可实质上完成。
图8示出根据本公开一些示范性实施例的半导体封装的剖视图。应注意，图8中所示的半导体封装100f包含与前面在图7E中公开的半导体封装100e相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图8中所示的半导体封装100f与图7E中所示的半导体封装100e之间的主要区别。
参照图8，根据本公开的一些实施例，包封材料120’可包封集成电路组110及集成电路140二者。在此种实施例中，在集成电路组110上安装集成电路140之后在载体105上提供包封材料120’，以使得包封材料120’可同时包封集成电路组110及集成电路140。接着，可依序执行针对图7C到图7E所示及阐述的相同或相似的工艺(例如，在集成电路140及包封材料120’之上提供重布线结构150a、以及在重布线结构150a上安装电性端子170)，以获得图8中所示的半导体封装100f。在一些实施例中，包封材料120’可包括模制化合物、环氧树脂或树脂等。
图9示出根据本公开一些示范性实施例的半导体封装的剖视图。应注意，图9中所示的半导体封装100g包含与前面在图7E中公开的半导体封装100e相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图9中所示的半导体封装100g与图7E中所示的半导体封装100e之间的主要区别。
现参照图9，在一些实施例中，半导体封装100g还可包括设置在集成电路组110与导电凸块180之间的重布线结构130。根据本公开的一些实施例，可在集成电路组110上安装集成电路140之前，在集成电路组110及包封材料120a之上形成重布线结构130。重布线结构130电连接到集成电路组110。另外，为将导电凸块安装在重布线结构130上，可通过溅镀、蒸镀或无电镀覆等在重布线结构130上形成UBM层。在一些实施例中，接着通过导电凸块180在重布线结构130上安装集成电路140。接着，可依序执行针对图7B到图7E所示及阐述的相同或相似的工艺，以获得图9中所示的半导体封装100g。
图10A到图10I示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图10I中所示的半导体封装100h的制造包含与前面在图2H中公开的半导体封装100的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图10I中所示的半导体封装100h的制造与图2H中所示的半导体封装100的制造之间的主要区别。
根据本公开的一些实施例，在集成电路组110上安装集成电路140之前，可对集成电路140应用一系列工艺以形成集成电路封装101。也就是说，在本实施例中，在通过导电凸块180在集成电路组110上安装集成电路140的步骤(图1中所示的步骤S130)中，实际被安装在集成电路组110上的是包括集成电路140的集成电路封装101。在一些实施例中，集成电路封装101的制造工艺可包括以下步骤。
现参照图10A，在一些实施例中，可在载体108上提供集成电路140。在一些实施例中，载体108可包括粘合层，所述粘合层可为光热转换(LTHC)离型涂层等。在一些实施例中，也可在载体108上或者在粘合层(如果有的话)上设置管芯贴合膜(DAF)，以在载体108上贴合集成电路140。在一些实施例中，载体108可为玻璃载体、陶瓷载体等，并且可在形成半导体封装(例如图10C中所示的半导体封装)的各种组件期间提供临时结构支撑。
在一些实施例中，集成电路140可形成在晶片(未示出)中，所述晶片具有多个集成电路140且被沿切割道进行单体化。集成电路140可包括有源表面142、后表面144、介电层147及穿孔(TSV)148，有源表面142具有多个接触垫146，后表面144与有源表面142相对且面对载体108，穿孔(TSV)148延伸穿过集成电路140且连接有源表面142与后表面144。在一些实施例中，介电层147形成在有源表面142上且覆盖接触垫146的顶表面。在其他实施例中，介电层147的顶表面可与接触垫146的顶表面或设置在接触垫146上的导通孔(如果有的话)的顶表面实质上齐平。作为另外一种选择，可省略介电层147且接触垫146从集成电路140的有源表面142突出。在一些实施例中，集成电路140还可包括重布线层149，重布线层149具有设置在集成电路140的后表面144上且电连接到穿孔148的多个焊料垫。
现参照图10B，在一些实施例中，可在载体108之上提供包封材料120b，以包封集成电路140。具体来说，可在载体108上提供包封材料120b，以包封集成电路140。在一些实施例中，包封材料120b的顶表面可高于介电层147的顶表面及接触垫146的顶表面。即，包封材料120b覆盖介电层147的顶表面及接触垫146的顶表面。接着，可执行薄化工艺(其可为研磨工艺)，以对包封材料120b(及介电层147)进行薄化，直到显露出接触垫146的顶表面或导通孔(如果有的话)的顶表面为止。所得结构示出在图10B中。由于薄化工艺，接触垫146的顶表面或导通孔(如果有的话)的顶表面与包封材料120b的顶表面及介电层147的顶表面实质上齐平，如图10B中所示。在工艺中，如图10B中所示的所得结构可具有晶片形式。
现参照图10C，在一些实施例中，在包封材料120b如上所述包封集成电路140之后，在集成电路140上提供重布线结构150a且重布线结构150a在集成电路140的有源表面及包封材料120b之上延伸。重布线结构150a电连接到集成电路140。在一些实施例中，在集成电路140及包封材料120b之上形成重布线结构150a以内连集成电路140的接触垫146。可通过例如与前面实施例中所阐述的重布线结构相同或相似的工艺形成重布线结构150a。另外，可通过溅镀、蒸镀或无电镀覆等在重布线结构150a上形成UBM层。
接着，根据本公开的一些实施例，可在重布线结构150a上设置电性端子170。在一些实施例中，也可在重布线结构150a上设置至少一个IPD(未示出)。电性端子170的类型及形成可相同于或至少相似于前面实施例中所阐述的电性端子170。IPD可使用标准晶片制作技术(例如薄膜及光刻处理)制作，并可通过例如倒装芯片结合或打线结合等安装在重布线结构150a上。
现参照图10D，在一些实施例中，可将图10C中所示的所得结构翻转并安装在带式载体106上，并且可移除载体108。在一些实施例中，带式载体106可为切割带，所述切割带通常用于固定封装结构且在随后单体化工艺期间使封装结构保持静止不动。在一些实施例中，通过使载体108上的粘合层(例如LTHC)失去或减小粘合性而将载体108从集成电路140的后表面及包封材料120b分离。接着将粘合层连同载体108一起移除且可显露出集成电路140的后表面上的重布线层149。
现参照图10E，在一些实施例中，对包封材料120b执行单体化工艺以形成多个集成电路封装101。在单体化(切割)工艺期间，可由锯107执行湿锯切操作以沿着切割道切割处于晶片形式的集成电路封装101。接着，可将被分离的集成电路封装101从带式载体106移除或剥离。
现参照图10F，在一些实施例中，在载体105上提供集成电路组110。举例来说，载体105可包括粘合层，所述粘合层可为光热转换(LTHC)离型涂层等。在一些实施例中，也可在载体105上或者在粘合层(如果有的话)上设置管芯贴合膜(DAF)，以在载体105上贴合集成电路组110。在一些实施例中，载体105可为相同于或至少相似于载体108的载体，包括玻璃载体、陶瓷载体等。
在一些实施例中，集成电路组110包括多个集成电路(示出四个集成电路，但不限于此)、有源表面及后表面，所述多个集成电路彼此上下堆叠，所述有源表面具有背对载体105的多个I/O端口(接触垫)116，所述后表面与所述有源表面相对。在一些实施例中，使用硅穿孔(TSV)技术将集成电路连接到彼此。也就是说，集成电路中的至少一者包括多个子穿孔(TSV)118，所述多个子穿孔118延伸穿过所述集成电路中的所述至少一者以电连接到所述集成电路中的相邻的一者。在一些实施例中，I/O端口116电连接到子穿孔118。
根据本公开的一些实施例，在载体105上提供包封材料120a，以包封集成电路组110。在一些实施例中，包封材料120a可包括模制化合物、环氧树脂、树脂等。在其中一种实施方案中，模制化合物包含各种材料，例如环氧树脂、酚醛硬化剂、二氧化硅、催化剂、颜料、脱模剂等中的一者或多者。在一些实施例中，包封材料120a可覆盖I/O端口116的顶表面。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120a进行薄化，直到显露出I/O端口116的顶表面为止。所得结构示出在图10F中。由于进行薄化工艺，I/O端口116的顶表面与包封材料120a的顶表面实质上齐平。在工艺中，如图10F中所示的包括集成电路组110及包封材料120a的所得结构可具有晶片形式。应注意，图10F中示出的形成所得结构的工艺可在执行形成集成电路封装101的工艺(针对图10A到图10E所述)之前执行。也就是说，形成图10F中示出的所得结构及形成集成电路封装101的次序在本公开中不受限制。
现参照图10G，在一些实施例中，通过多个导电凸块180在集成电路组110及包封材料120a上安装集成电路封装101。根据本公开的一些实施例，可在集成电路140的重布线层149上设置导电凸块180以将集成电路140安装到集成电路组110上。即，集成电路140以其后表面安装在集成电路组110的有源表面上(即，背对面配置)。详细来说，导电凸块180设置在集成电路140与集成电路组110之间且电连接穿孔148(和/或重布线层149)与集成电路组110的I/O端口116。在一些实施例中，可在集成电路组110与导电凸块180之间设置重布线结构(例如图2D中所示的重布线结构130)且所述重布线结构在集成电路组110的有源表面112及包封材料120a之上延伸。
现参照图10H，根据本公开的一些实施例，可涂敷填充材料160来填充集成电路140与集成电路组110之间的间隙。在一些实施例中，填充材料160可为底部填充胶、非导电膜(NCF)等。填充材料160被配置成吸收一些残余应力，以减少导电凸块180内的应力以及导电凸块180与集成电路140之间界面中的应力。
现参照图10H及图10I，在一些实施例中，可将图10H中所示的所得结构翻转并安装在带式载体106上，并且可移除载体105。在一些实施例中，带式载体106可相同于或至少相似于图10E中所示的带式载体106。接着，在一些实施例中，通过使载体105上的粘合层(例如LTHC)失去或减小粘合性而将载体105从集成电路组110的后表面及包封材料120a分离。接着将粘合层连同载体105一起移除。接着，在一些实施例中，对包封材料120a执行单体化工艺以形成多个半导体封装100h。在单体化(切割)工艺期间，可由锯107执行湿锯切操作以沿着切割道切割处于晶片形式的半导体封装100h。接着，可将被分离的半导体封装100h从带式载体106移除或剥离。此时，半导体封装100h的制造工艺便可实质上完成。
图11到图16示出根据本公开不同示范性实施例的半导体封装的局部剖视图。应注意，图11到图16中所示的集成电路组110a到110e包含与前面在图10I中公开的半导体封装100h的集成电路组110相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图11到图16中所示的集成电路组110a到110e与图10I中所示的半导体封装100h的集成电路组110的主要区别。
现参照图11，在一些实施例中，集成电路组110a还可包括用于在集成电路组110a上与I/O端口116进行内连的金属化层(即，后段(back end of line，BEOL))115。在一些实施例中，在金属化层115上设置I/O端口116(其可为多个导通孔)且介电层(钝化层)117可覆盖金属化层115且显露出I/O端口116的顶表面。在一些实施例中，介电层117可形成在集成电路组110a的金属化层115上，并且可覆盖I/O端口(导通孔)116的顶表面。在其他实施例中，介电层117的顶表面可与I/O端口116的顶表面实质上齐平。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120及介电层117进行薄化，直到显露出I/O端口116的顶表面为止。所得结构示出在图11中，并且所得结构在工艺中可具有晶片形式。因此，可通过导电凸块(例如图10G中所示的导电凸块180)在集成电路组110d的I/O端口116上安装集成电路(例如图10G中所示的集成电路140)。
现参照图12，在一些实施例中，相似地，集成电路组110b可包括用于在集成电路组110b上与I/O端口(导通孔)116进行内连的金属化层115，并且介电层117覆盖金属化层115。在一些实施例中，I/O端口116设置在金属化层115上，并且介电层117显露出I/O端口116的顶表面。根据本公开的一些实施例，集成电路组110b还可包括凸块下金属(UBM)层1162，UBM层1162设置在I/O端口116上且电连接到I/O端口116。在一些实施例中，可在UBM层1162上安装多个焊料凸块1161。在一些实施例中，焊料凸块1161可为多个微凸块，在回焊工艺期间，所述多个微凸块可与集成电路140上的导电(微)凸块180结合。在一些实施例中，焊料(微)凸块1161可取代集成电路140上的导电(微)凸块180，这意味着可通过焊料(微)凸块1161在集成电路组110b上安装集成电路140。
现参照图13，在一些实施例中，相似地，集成电路组110c可包括用于在集成电路组110c上与I/O端口(导通孔)116a进行内连的金属化层115。在本实施例中，省略图12中所示的介电层117，并且I/O端口116a从集成电路组110c的有源表面(例如金属化层115)突出。根据本公开的一些实施例，包封材料120可覆盖集成电路组110c的有源表面(例如金属化层115)且显露出I/O端口116a的顶表面。在一些实施例中，包封材料120可首先覆盖I/O端口116a的顶表面。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120进行薄化，直到显露出I/O端口116a的顶表面为止。由于薄化工艺，I/O端口116a的顶表面与包封材料120的顶表面实质上齐平，如图13中所示。
接着，根据本公开的一些实施例，可在包封材料120之上提供重布线层1163以电连接到I/O端口116a。在一些实施例中，重布线层1163可通过例如沉积导电层、将导电层图案化以形成重布线路1164、局部地覆盖重布线路1164以及使用介电层填充重布线路之间的间隙等来形成。在一些实施例中，重布线层1163还可包括UBM层1162a，UBM层1162a设置在重布线路1164上且通过重布线路1164电连接到I/O端口116a。在一些实施例中，在回焊工艺期间，UBM层1162a可与集成电路140上的导电(微)凸块180结合。在一些实施例中，可视需要在UBM层1162a上安装多个焊料(微)凸块1161a，接着，可在回焊工艺期间使焊料凸块1161a与集成电路140上的导电(微)凸块180结合。
现参照图14，在一些实施例中，集成电路组110d可包括用于在集成电路组110d上与I/O端口116b进行内连的金属化层115，在所述实施例中，I/O端口116b可为多个导电凸块。在本实施例中，省略图12中所示的介电层117，并且I/O端口(导电凸块)116b从集成电路组110d的有源表面(例如金属化层115)突出。根据本公开的一些实施例，包封材料120可覆盖集成电路组110d的有源表面(例如金属化层115)且显露出I/O端口116b的顶表面。在一些实施例中，包封材料120可首先覆盖I/O端口116b的顶表面。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120进行薄化，直到显露出I/O端口116b的顶表面为止。由于进行薄化工艺，I/O端口116b的顶表面与包封材料120的顶表面实质上齐平，如图14中所示。因此，可通过导电凸块(例如图10G中所示的导电凸块180)在集成电路组110d的I/O端口116b上安装集成电路(例如图10G中所示的集成电路140)。
现参照图15，在一些实施例中，集成电路组110e可包括用于在集成电路组110e上与I/O端口116c进行内连的金属化层115，在所述实施例中，I/O端口116c可为多个导电支柱。在本实施例中，省略图12中所示的介电层117，并且I/O端口(导电支柱)116c从集成电路110e的有源表面(例如金属化层115)突出。接着，可分别在I/O端口(导电支柱)116c上设置多个焊料盖1162c。根据本公开的一些实施例，包封材料120可覆盖集成电路110e的有源表面(例如金属化层115)且显露出焊料盖1162c的顶表面。在一些实施例中，包封材料120可首先覆盖焊料盖1162c的顶表面。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120进行薄化，直到显露出焊料盖1162c的顶表面为止。由于进行薄化工艺，焊料盖1162c的顶表面与包封材料120的顶表面实质上齐平，如图15中所示。因此，在回焊工艺期间，焊料盖1162c可与集成电路(例如图10G中所示的集成电路140)上的导电(微)凸块180结合。应充分理解，本文中所示的实施例仅是出于例示而并不仅限于此。本公开并不限制集成电路组110与集成电路140的配置及结合方式。
图16示出根据本公开一些示范性实施例的半导体封装的制造方法的方块图。图17A到图17H示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图16及图17H中所示的半导体封装100i的制造包含与前面在图1及图2H中公开的半导体封装100的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图16及图17H中所示的半导体封装100i的制造与图1及图2H中所示的半导体封装100的制造之间的主要区别。
根据本公开的一些实施例，半导体封装的制造方法包括以下步骤。参照图16及图17A，执行步骤S210，在载体105上提供集成电路140。在一些实施例中，载体105可包括粘合层，所述粘合层可为光热转换(LTHC)离型涂层等。在一些实施例中，也可在载体105上或者在粘合层(如果有的话)上设置管芯贴合膜(DAF)，以在载体105上贴合集成电路140。在一些实施例中，载体105可为玻璃载体、陶瓷载体等，并且可在形成半导体封装的各种组件期间提供临时结构支撑。在一些实施例中，集成电路140可为提供逻辑功能的逻辑管芯，并且可为系统芯片(SoC)、应用处理器(AP)等。在一些实施例中，集成电路140可形成在晶片(未示出)中，所述晶片具有多个集成电路140且被沿切割道进行单体化。集成电路140可包括有源表面142、后表面144及多个穿孔(TSV)148，有源表面142具有面对载体105的多个接触垫146，后表面144与有源表面142相对，所述多个穿孔(TSV)148延伸穿过集成电路140且连接有源表面142与后表面144。在一些实施例中，集成电路140还可包括重布线层149，重布线层149具有设置在集成电路140的后表面144上且电连接到穿孔148的多个焊料垫。
现参照图17B，根据本公开的一些实施例，视需要，在载体105上提供(内侧)包封材料(第一内侧包封材料)120b，以包封集成电路140。在一些实施例中，包封材料120b可包括模制化合物、环氧树脂、树脂等。在其中一种实施方案中，模制化合物包含各种材料，例如环氧树脂、酚醛硬化剂、二氧化硅、催化剂、颜料、脱模剂等中的一者或多者。在一些实施例中，包封材料120b可覆盖集成电路140的后表面(例如重布线层149)。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120b进行薄化，直到显露出后表面(例如重布线层149)为止。所得结构示出在图17B中。由于进行薄化工艺，集成电路140的后表面(例如重布线层149)与包封材料120b的顶表面实质上齐平。在工艺中，如图17B中所示的包括集成电路140及包封材料120b的所得结构可具有晶片形式。
现参照图16及图17C，执行步骤S220，通过多个导电凸块180在集成电路140上安装集成电路组110。在一些实施例中，集成电路组110可为存储管芯，例如LPDDRx、WIO、WIO2、与非闪存等。在其他实施例中，集成电路组110可为任何类型的集成电路组，例如模拟电路、数字电路、传感器管芯、微机电(MEMS)管芯、联网管芯等。在一些实施例中，集成电路组110被示出为多个集成电路的垂直堆叠。应注意，尽管本文中示出四个集成电路，然而集成电路组110可根据系统所期望的存储量而配置有更少或更多的芯片。
在一些实施例中，集成电路组110包括多个集成电路、有源表面及后表面，所述多个集成电路彼此上下堆叠，所述有源表面具有面对集成电路140的后表面144的多个I/O端口(接触垫)116，所述后表面与所述有源表面相对。在一些实施例中，使用硅穿孔(TSV)技术将集成电路连接到彼此。也就是说，集成电路中的至少一者包括多个子穿孔(TSV)118，所述多个子穿孔118延伸穿过所述集成电路中的所述至少一者以电连接到集成电路中的相邻的一者。在一些实施例中，I/O端口116电连接到子穿孔118。
根据本公开的一些实施例，导电凸块180可设置在集成电路组110的I/O端口116上以将集成电路组110安装到集成电路140上。即，集成电路组110以其具有I/O端口116的有源表面安装在集成电路140的后表面144上。在一些实施例中，导电凸块180安装在集成电路140的重布线层149上且电连接到集成电路140的重布线层149。在一些实施例中，导电凸块180可为微凸块，所述微凸块可包括铜柱且可被称为铜柱(或支柱)凸块，但本公开并不仅限于此。在一些实施例中，可涂敷填充材料160来填充集成电路140与集成电路组110之间的间隙。在一些实施例中，填充材料160可为底部填充胶、非导电膜(NCF)等。填充材料160被配置成吸收一些残余应力，以减少导电凸块180内的应力以及导电凸块180与集成电路140之间界面中的应力。
根据本公开的一些实施例，视需要，在载体105上提供(内侧)包封材料(第二内侧包封材料)120a，以包封集成电路组110。在一些实施例中，包封材料120a可相同于或至少相似于包括模制化合物、环氧树脂、树脂等的包封材料120b。在一些实施例中，包封材料120a的顶表面可覆盖集成电路组110的后表面。接着，执行薄化工艺(其可为研磨工艺)，以对包封材料120a进行薄化，直到显露出集成电路组110的后表面为止。由于进行薄化工艺，集成电路组110的后表面与包封材料120a的顶表面实质上齐平。在工艺中，图17C中所示的所得结构可具有晶片形式。
现参照图16及图17D，在一些实施例中，可将图17C中所示的所得结构翻转并安装在带式载体106上，并且执行步骤S230，可移除载体105。在一些实施例中，带式载体106可为切割带，所述切割带通常用于固定封装结构且在随后将半导体封装从相邻半导体封装进行单体化期间使封装结构保持静止不动。在一些实施例中，通过使载体105上的粘合层(例如LTHC)失去或减小粘合性而将载体105从集成电路140的有源表面及包封材料120b分离。接着，将粘合层连同载体105一起移除。
在一些实施例中，接着对包封材料120a及包封材料120b执行(第一)单体化工艺，以形成多个被包封的装置102。在单体化(切割)工艺期间，可由锯107执行湿锯切操作以沿着切割道切割处于晶片形式的被包封的装置102。可使用可通过由机械锯或激光锯107进行切割来执行的单体化工艺将多个被包封的装置102彼此分离。
现参照图17E，可接着将被分离的被包封的装置102从带式载体106移除或剥离。接着，将被包封的装置102中的至少一者放置在衬底载体108上。在一些实施例中，衬底载体108可相同于或至少相似于包括粘合层的载体105，所述粘合层可为光热转换(LTHC)离型涂层等。在一些实施例中，也可在衬底载体108上或者在粘合层(如果有的话)上设置管芯贴合膜(DAF)，以在衬底载体108上贴合集成电路组110。在一些实施例中，衬底载体108可为玻璃载体、陶瓷载体等。
现参照图16及图17F，执行步骤S240，提供包封材料120c以包封集成电路140及集成电路组110。在提供包封材料120a及包封材料120b来包封集成电路组110及集成电路140的实施例中，在衬底载体108上提供包封材料120c，以密封包封材料120a、包封材料120b、集成电路组110及集成电路140。在一些实施例中，包封材料120c可相同于或至少相似于包括模制化合物、环氧树脂、树脂等的包封材料120a/120b。
现参照图17G，执行步骤S250，在集成电路140的有源表面之上提供(第一)重布线结构150a。在一些实施例中，在集成电路140、包封材料120c及包封材料120b(如果有的话)之上提供重布线结构150a。在一些实施例中，在集成电路140、包封材料120c及包封材料120b之上形成重布线结构150a以内连集成电路140的接触垫146。可通过例如与前面实施例中所阐述的重布线结构相同或相似的工艺形成重布线结构150a。另外，可通过溅镀、蒸镀或无电镀覆等在重布线结构150a上形成UBM层。
接着，根据本公开的一些实施例，可在重布线结构150a上设置电性端子170。在一些实施例中，也可在重布线结构150a上设置至少一个IPD(未示出)。电性端子170的类型及形成可相同于或至少相似于上述电性端子170。IPD可使用标准晶片制作技术(例如薄膜及光刻处理)制作，并且可通过例如倒装芯片结合或打线结合等安装在重布线结构150a上。
现参照图17H，在一些实施例中，可将图17G中所示的所得结构翻转并安装在带式载体106上，并且可移除衬底载体108。在一些实施例中，带式载体106可为切割带，所述切割带通常用于固定封装结构且在随后的单体化工艺期间使封装结构保持静止不动。在一些实施例中，通过使衬底载体108上的粘合层(例如LTHC)失去或减小粘合性而将衬底载体108从集成电路组110的后表面、包封材料120c及包封材料120a(如果有的话)分离。接着将粘合层连同衬底载体108一起移除。
接着，在一些实施例中，对包封材料120c及重布线结构150a执行(第二)单体化工艺以形成多个半导体封装100i。在单体化(切割)工艺期间，可由锯107执行湿锯切操作以沿着切割道切割处于晶片形式的半导体封装100i。接着，可将被分离的半导体封装100i从带式载体106移除或剥离。此时，半导体封装100i的制造工艺便可实质上完成。
通过此种配置，通过利用集成扇出型工艺，可实现无衬底半导体封装100i。即，可在没有衬底的情况下，在集成电路140上安装集成电路组110，以减小半导体封装100i的总厚度并降低半导体封装100i的生产成本。另外，通过经由导电(微)凸块180将集成电路组110安装到集成电路140上，可显著增加I/O的数目以满足功耗更低的更高带宽存储器装置封装的要求。此外，可通过批量回焊工艺执行微凸块结合工艺，以提高半导体工艺的制造效率。
图18A到图18B示出根据本公开一些示范性实施例的半导体封装的制造中的中间阶段的剖视图。应注意，图18B中所示的半导体封装100j的制造包含与前面在图17H中公开的半导体封装100i的制造相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图18B中所示的半导体封装100j的制造与图17H中所示的半导体封装100i的制造之间的主要区别。
现参照图18A，在一些实施例中，在集成电路140上安装集成电路组(例如图18B中所示的集成电路组110)之前，在集成电路140及包封材料120b之上提供(第二)重布线结构130。在一些实施例中，在集成电路140的后表面144及包封材料120b之上提供重布线结构130。重布线结构130电连接到集成电路140的穿孔148。在一些实施例中，重布线结构130可通过例如沉积导电层、将导电层图案化以形成重布线路、局部地覆盖重布线路以及使用介电层填充重布线路之间的间隙等来形成。重布线路形成在介电层中且电连接到集成电路140。另外，可通过溅镀、蒸镀或无电镀覆等在重布线结构130上形成UBM层。接着，可将针对图17C到图17H所示及阐述的相同或相似的工艺依序应用于图18A中所示的所得结构，以获得图18B中所示的半导体封装100j。
图19示出根据本公开一些示范性实施例的半导体封装的剖视图。应注意，图19中所示的半导体封装100k包含与前面图17H中公开的半导体封装100i相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图19中所示的半导体封装100k与图17H中所示的半导体封装100i之间的主要区别。
参照图19，在集成电路140的大小实质上大于集成电路组110的大小的实施例中，可省略用于对集成电路140进行包封的包封材料(例如图17H中所示的包封材料120b)。因此，在(第一)单体化工艺期间，可沿着集成电路140的侧表面对包封材料120a执行湿锯切操作，以形成多个被包封的装置(包括集成电路组110、包封材料120a及集成电路140等)。
接着，可将针对图17E到图17H所示及阐述的相同或相似的工艺依序应用于被包封的装置，以获得图19中所示的半导体封装100k。因此，就半导体封装100k的结构来说，包封材料120a的侧表面可与集成电路140的侧表面对齐(共面)，并且包封材料120c包封集成电路组110、包封材料120a及集成电路140。另外，重布线结构150a在集成电路140及包封材料120c之上延伸。
在其他实施例中，当集成电路140的大小实质上小于集成电路组110的大小时，可省略用于对集成电路组110的进行包封的包封材料(例如图17H中所示的包封材料120a)。因此，在(第一)单体化工艺期间，可沿着集成电路组110的侧表面对包封材料120b执行湿锯切操作，以形成多个被包封的装置(包括集成电路组110、集成电路140及包封材料120b等)。通过此种布置，在所得的半导体封装中，包封材料120b的侧表面可与集成电路组110的侧表面对齐(共面)，并且包封材料120c包封集成电路组110、集成电路140及包封材料120b。另外，重布线结构150a在集成电路140、包封材料120b及包封材料120c之上延伸。
图20示出根据本公开一些示范性实施例的半导体封装的剖视图。应注意，图20中所示的半导体封装100l包含与前面图17H中公开的半导体封装100i相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图20中所示的半导体封装100l与图17H中所示的半导体封装100i之间的主要区别。
参照图20，根据本公开的一些实施例，提供(内侧)包封材料120d，以包封集成电路组110及集成电路140二者。也就是说，本文中省略图17H中所示的分别用于对集成电路组110及集成电路140进行包封的包封材料120a及包封材料120b。因此，在(第一)单体化工艺期间，可对包封材料120d执行湿锯切操作，以形成多个被包封的装置(包括集成电路组110、集成电路140及包封材料120d等)。
接着，可将针对图17E到图17H所示及阐述的相同或相似的工艺依序应用于被包封的装置，以获得图20中所示的半导体封装100l。因此，就半导体封装100l的结构来说，包封材料120d包封集成电路组110及集成电路140二者，并且包封材料120c包封集成电路组110、集成电路140及包封材料120d。另外，重布线结构150a在集成电路140、包封材料120d及包封材料120c之上延伸。
图21示出根据本公开一些示范性实施例的半导体封装的剖视图。应注意，图21中所示的半导体封装100m包含与前面在图17H中公开的半导体封装100i相同或相似的许多特征。为清晰及简洁起见，可省略对相同或相似特征的详细说明且相同或相似的参考编号表示相同或相似的组件。以下阐述图21中所示的半导体封装100m与图17H中所示的半导体封装100i之间的主要区别。
参照图21，根据本公开的一些实施例，本文中可省略图17H中所示的分别用于对集成电路组110及集成电路140进行包封的包封材料120a及包封材料120b。在一些实施例中，在通过导电凸块180在集成电路140上安装集成电路组110之后，提供包封材料120以包封集成电路组110及集成电路140二者。因此，也可省略用于切穿包封材料120a及包封材料120b的(第一)单体化工艺。
接着，可将针对图17E到图17H所示及阐述的相同或相似的工艺依序应用于被包封的装置，以获得图21中所示的半导体封装100m。因此，就半导体封装100m的结构来说，包封材料120包封集成电路组110及集成电路140二者且重布线结构150a在集成电路140及包封材料120之上延伸。
基于以上论述，可看出本公开提供了各种优点。然而应理解，并非所有的优点均必须在本文中进行论述且其他实施例可提供不同的优点且任何特定优点均不是所有实施例都需要的。
根据本公开的一些实施例，一种半导体封装包括第一集成电路结构、第二集成电路结构、多个导电凸块、包封材料以及第一重布线结构。所述第一集成电路结构包括有源表面、后表面及多个穿孔，所述有源表面具有多个接触垫，所述后表面与所述有源表面相对，所述多个穿孔延伸穿过所述第一集成电路结构且连接所述有源表面与所述后表面。所述第二集成电路结构设置在所述第一集成电路结构的所述后表面上。所述导电凸块设置在所述第一集成电路结构与所述第二集成电路结构之间且电连接所述多个穿孔与所述第二集成电路结构。所述包封材料至少包封所述第二集成电路结构。所述第一重布线结构设置在所述第一集成电路结构的所述有源表面之上且电连接到所述第一集成电路结构的所述有源表面。
在一些实施例中，所述多个导电凸块是多个微凸块。在一些实施例中，所述第一集成电路结构包括逻辑管芯且所述第二集成电路结构的所述集成电路管芯包括多个存储管芯。在一些实施例中，所述多个集成电路管芯中的至少一者包括多个子穿孔，所述多个子穿孔延伸穿过所述多个集成电路管芯中的所述至少一者以电连接到所述多个集成电路管芯中的相邻的一者。在一些实施例中，所述的半导体封装还包括第二重布线结构，所述第二重布线结构设置在所述第二集成电路结构与所述多个导电凸块之间且在所述第二集成电路结构的有源表面及所述包封材料之上延伸。在一些实施例中，所述包封材料包封所述第一集成电路结构及所述第二集成电路结构。在一些实施例中，所述包封材料包括包封所述第一集成电路结构的第一包封材料及包封所述第二集成电路结构的第二包封材料。在一些实施例中，所述第一重布线结构设置在所述第一集成电路结构的所述有源表面及所述第一包封材料之上。在一些实施例中，所述第一包封材料包封所述第一重布线结构的侧表面。在一些实施例中，所述的半导体封装还包括多个电性端子，所述多个电性端子设置在所述第一重布线结构上，其中所述第一包封材料包封所述第一重布线结构的侧表面及所述多个电性端子的一部分。
根据本公开的一些实施例，一种半导体封装的制造方法包括以下步骤。在载体上提供集成电路组，其中所述集成电路组包括彼此上下堆叠的多个集成电路及背对所述载体的多个输入/输出端口。在所述载体上提供包封材料，以包封所述集成电路组。通过多个导电凸块在所述集成电路组上安装集成电路，其中所述集成电路包括有源表面、后表面及多个穿孔，所述后表面与所述有源表面相对且面对所述集成电路组，所述多个穿孔延伸穿过所述集成电路。在所述第一集成电路结构的所述有源表面上提供第一重布线结构。移除所述载体。对所述包封材料执行单体化工艺，以形成多个半导体封装。
在一些实施例中，所述包封材料是在所述集成电路安装在所述集成电路组上之后提供在所述载体上，以包封所述集成电路组及所述集成电路。在一些实施例中，所述的半导体封装的制造方法还包括在所述集成电路组及所述包封材料之上形成第二重布线结构。在一些实施例中，在所述载体上提供所述包封材料还包括在所述载体上提供第一包封材料，以包封所述集成电路；以及在所述载体上提供第二包封材料，以包封所述集成电路组。在一些实施例中，所述第一重布线结构是在所述第一包封材料包封所述集成电路之后提供在所述集成电路的所述有源表面上，并且所述第一重布线结构在所述集成电路的所述有源表面及所述第一包封材料之上延伸。
根据本公开的一些实施例，一种半导体封装的制造方法包括以下步骤。在载体上提供集成电路，其中所述集成电路包括有源表面、后表面及多个穿孔，所述有源表面面对所述载体，所述后表面与所述有源表面相对，所述多个穿孔延伸穿过所述集成电路。在所述集成电路上安装集成电路组，其中所述集成电路组包括彼此上下堆叠的多个集成电路及面对所述集成电路的所述后表面的多个输入/输出端口。移除所述载体。提供包封材料以包封所述集成电路及所述集成电路组。在所述集成电路的所述有源表面之上提供第一重布线结构。
在一些实施例中，所述的半导体封装的制造方法还包括在移除所述载体之前，提供内侧包封材料以包封所述集成电路和/或所述集成电路组；对所述内侧包封材料执行第一单体化工艺，以形成多个被包封的装置；以及将所述多个被包封的装置中的一者放置在衬底载体上，其中在所述衬底载体上提供所述包封材料以包封所述内侧包封材料、所述集成电路及所述集成电路组。在一些实施例中，所述的半导体封装的制造方法还包括对所述包封材料及所述第一重布线结构执行第二单体化工艺，以形成多个半导体封装。在一些实施例中，提供所述内侧包封材料还包括提供第一内侧包封材料以包封所述集成电路；以及提供第二内侧包封材料以包封所述集成电路组。在一些实施例中，所述的半导体封装的制造方法还包括在所述集成电路上安装所述集成电路组之前，在所述集成电路及所述第一内侧包封材料之上提供第二重布线结构。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。
[符号的说明]
100、100a、100b、100c、100d、100e、100f、100g、100h、100i、100j、100k、100l、100m：半导体封装
101：集成电路封装
102：被包封的装置
105、108：载体
106：带式载体
107：锯
110、110a、110b、110c、110d、110e：集成电路组
112、142：有源表面
114、144：后表面
115：金属化层
116、116a、116b、116c：I/O端口
117、147：介电层
118：子穿孔
120、120’、120a、120b、120b’、120c、120d：包封材料
130、150、150a：重布线结构
132、1162：凸块下金属层
140、1101、1102、1103、1104：集成电路
146：接触垫
148：穿孔
149、1163：重布线层
160：填充材料
170：电性端子
180：导电凸块
1161、1161a：焊料(微)凸块
1162a：UBM层
1162c：焊料盖
1164：重布线路
1461：导通孔
S110、S120、S130、S140、S150、S160、S210、S220、S230、S240、S250：步骤

Claims (1)

1.一种半导体封装，包括：
第一集成电路结构，包括有源表面、后表面及多个穿孔，所述有源表面具有多个接触垫，所述后表面与所述有源表面相对，所述多个穿孔延伸穿过所述第一集成电路结构且连接所述有源表面与所述后表面；
第二集成电路结构，设置在所述第一集成电路结构的所述后表面上，所述第二集成电路结构包括彼此上下堆叠的多个集成电路管芯；
多个导电凸块，设置在所述第一集成电路结构与所述第二集成电路结构之间且电连接所述多个穿孔与所述第二集成电路结构；
包封材料，至少包封所述第二集成电路结构；以及
第一重布线结构，设置在所述第一集成电路结构的所述有源表面之上且电连接到所述第一集成电路结构的所述有源表面。
CN201910966924.XA 2019-05-16 2019-10-12 半导体封装及半导体封装的制造方法 Pending CN111952275A (zh)

Applications Claiming Priority (2)

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