CN115377074A - 内存装置、封装结构及其制造方法 - Google Patents

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CN115377074A CN202210166439.6A CN202210166439A CN115377074A CN 115377074 A CN115377074 A CN 115377074A CN 202210166439 A CN202210166439 A CN 202210166439A CN 115377074 A CN115377074 A CN 115377074A
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buffer
electronic device
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semiconductor die
layer
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李兆伟
蔡玮伦
林家民
蔡易达
翁圣丰
陈又豪
邱圣翔
林志伟
谢静华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种内存装置，包括基座半导体管芯、导电端子、内存管芯、绝缘包封体和缓冲盖。导电端子设置在基座半导体管芯的第一表面上。内存管芯堆栈在基座半导体管芯的第二表面上，且基座半导体管芯的第二表面与基座半导体管芯的第一表面相对。绝缘包封体设置在基座半导体管芯的第二表面上并且侧向地包覆内存管芯。缓冲盖覆盖基座半导体管芯的第一表面、基座半导体管芯的侧壁以及绝缘包封体的侧壁。

Description

内存装置、封装结构及其制造方法
技术领域
本公开实施例涉及一种内存装置、封装结构及其制造方法。
背景技术
由于各种电子构件(如晶体管、二极管、电阻器、电容器等)的积集度不断改进，半导体行业经历了快速增长。在大多数情况下，积集度的不断改进来自于最小特征尺寸的持续缩小(例如，将半导体工艺节点缩小至低于20的纳米节点)，这使得更多的构件可被整合到给定的面积内。随着最近对于微型化、更高速度、更大带宽以及更低功率消耗和等待时间的需求不断增长，更小且更具创意的半导体管芯封装技术的需求也在增长。
随着半导体技术的进一步发展，堆栈半导体组件，例如三维集成电路(3DIC)已成为进一步减少半导体组件物理尺寸的有效替代方案。在堆栈半导体组件中，有源电路诸如逻辑、内存、处理器电路及类似者是在不同的半导体晶片上制作的。两个或多个半导体晶片可采用相互堆栈的方式安装，以进一步减小半导体组件的外形尺寸。叠层封装(POP)装置是一种三维集成电路(3DIC)，在此三维集成电路(3DIC)中，管芯被封装，然后再与另一个经过封装的管芯或另一个管芯封装在一起。芯片与封装结合(Chip-on-Package,COP)装置是另一种类型的3DIC，其中管芯被封装，然后再与另一个管芯或多个管芯封装在一起。
发明内容
根据实施例，提供包括基座半导体管芯、导电端子、内存管芯、绝缘包封体和缓冲盖的内存装置。导电端子设置在基座半导体管芯的第一表面上。内存管芯堆栈在基座半导体管芯的第二表面上，且基座半导体管芯的第二表面与基座半导体管芯的第一表面相对。绝缘包封体设置在基座半导体管芯的第二表面上并且侧向地包覆内存管芯。缓冲盖覆盖基座半导体管芯的第一表面、基座半导体管芯的侧壁以及绝缘包封体的侧壁。
根据另一个实施例，提供包括电子装置和缓冲盖的封装结构。电子装置包括顶表面，且电子装置包括分布于其顶表面上的导电端子。缓冲盖覆盖电子装置的顶表面和侧壁。缓冲盖包括第一缓冲层和第二缓冲层。第一缓冲层覆盖电子装置的顶表面以及电子装置的侧壁的上部分，且导电端子贯穿第一缓冲层。第二缓冲层覆盖电子装置的侧壁的底部分，且第一缓冲层的侧壁实质上与第二缓冲层的侧壁对齐。第一绝缘包封体侧向地包覆电子装置和缓冲盖。
根据又一实施例，提供包括以下步骤的方法。提供具有顶表面的电子装置，其中电子装置包括分布于其顶表面上的导电端子。电子装置嵌入在缓冲盖的第一缓冲层中，以使得第一缓冲层覆盖电子装置的顶表面、导电端子以及电子装置的侧壁的上部分。缓冲盖的第二缓冲层形成在第一缓冲层上，其中第二缓冲层覆盖电子装置的侧壁的底部分，且第一缓冲层的侧壁实质上与第二缓冲层的侧壁对齐。形成绝缘包封材料以覆盖被第一缓冲层及第二缓冲层所包封的电子装置。绝缘包封材料与缓冲盖的第一缓冲层被部分移除，直到导电端子暴露出来。在缓冲盖与绝缘包封材料上形成重布线路结构，其中重布线路结构与电子装置的导电端子电性连接。
附图说明
结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。
图1至图11示意性地示出了根据一些实施例的高带宽内存(HBM)装置，其在制造期间的各种处理步骤的剖视图。
图12至图15示意性地示出了根据一些其他实施例的HBM装置，其在制造期间的各种处理步骤的剖视图。
图16至图19示意性地示出了根据一些替代实施例的HBM装置，其在制造期间的各种处理步骤的剖视图。
图20至图26示意性地示出了根据一些实施例的封装结构，其在制造期间的各种处理步骤的剖视图。
图27至图29是根据一些替代实施例的各种封装结构的剖视图。
[符号的说明]
100：半导体晶片
100A、100A’：第一表面
100B、100B’：第二表面
100C、112A1、112B1、112C1、112D1：通孔
100D、100E、112A2、112A3、112B2、112B3、112C2、112C3、112D2、112D3、112E、400D、402、442、504、604、704：导电端子
100’：基座半导体管芯
102、122、122’：粘着层
110：预先接合的管芯堆栈
110A、110B、110C、110D、110E：内存管芯
110’：接合的管芯堆栈
111A、111B、111C、111D、111E：焊料接点
114：间隙填入材料
116、116’、410’：绝缘包封体
118、218、318：第一缓冲材料层
118a、118a’、218a、218a’：基部
118b、118b’、218b、218b’：环形突出部分
118’、218’、318’、506a、606a、706a：第一缓冲层
120、220、320：第二缓冲材料层
120’、220’、320’、506b、606b、706b：第二缓冲层
124、224、324、506、606、706：缓冲盖
400、502、602、702：半导体管芯
404：保护层
410：绝缘包封材料
420：重布线路结构
422：堆栈介电层
424：重分布布线
430：导电凸块
440：封装衬底
450：底填胶
500、600、700、P：电子装置
C1、C2、C3：载体
F：框架
H：高度
P1：单体化的电子装置
P2、P3、P4：封装结构
S：切割胶带
SL1、SL2、SL3：切割道
T：厚度
具体实施方式
以下公开内容提供许多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及布置的具体实例以简化本公开。当然，这些仅是实例且不旨在进行限制。举例来说，在以下说明中在第二特征之上或在第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简明及清晰的目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为便于说明起见，本文中可使用例如“在…下面(beneath)”、“在…之下(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的取向外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1至图11示意性地示出了根据一些实施例的高带宽内存(HBM)装置，其在制造期间的各种处理步骤的剖视图。
参考图1，提供半导体晶片100并且将此半导体晶片100贴合至载体C1。在一些实施例中，半导体晶片100是透过粘着层102贴合到载体C1上。在一些实施例中，载体C1包括硅衬底、石英衬底、陶瓷衬底、玻璃衬底、前述之组合，或其类似物，且载体C1提供了在半导体晶片100上进行之后续操作的机械支撑。在一些实施例中，粘着层102包括光热转换(LTHC)材料、紫外线粘着剂、聚合物层、前述材料的组合，或其类似物，且粘着层102是借由旋涂工艺、印刷工艺、层压工艺、前述工艺的组合或类似工艺所形成。
在一些实施例中，半导体晶片100包括半导体衬底(未单独显示)、位于半导体衬底上的一个或多个有源及/或无源组件(未单独显示)，以及位于一个或多个有源及/或无源组件与半导体衬底上的内联线结构(未单独显示)。在一些实施例中，半导体衬底可由硅形成，但半导体衬底也可由其他III族、IV族及/或V族元素形成，例如锗、镓、砷及其组合。半导体衬底也可以是绝缘层覆硅(SOI)的形式。SOI衬底可以包括形成在绝缘层(例如，埋入式氧化物和/或其类似物)上的半导体材料层(例如，硅、锗和/或其类似物)，而前述绝缘层形成在硅衬底上。此外，其他可以使用的衬底包括多层衬底、梯度衬底、混合定向衬底、前述衬底的任意组合及/或前述衬底的类似物。在一些实施例中，半导体晶片100进一步包括形成在衬底上的一个或多个有源及/或无源组件(未单独示出)。前述一个或多个有源及/或无源组件可以包括各种n型金属氧化物半导体(NMOS)及/或p型金属氧化物半导体(PMOS)装置，例如晶体管、电容器、电阻器、二极管、光电二极管、保险丝及/或其类似物。
内联线结构可包括堆栈介电层(例如层间介电质(ILD)/金属间介电层(IMD))以及位于堆栈介电层之间的内联线布线(例如导线和通孔)。举例来说，前述的堆栈介电层是由低介电常数介电材料，例如磷硅玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、SiOxCy、旋涂玻璃、旋涂高分子、硅碳材料、化合物、复合物、前述材料的组合或其类似物所形成，且前述的堆栈介电层是借由本领域已知的任何合适的方法，例如旋涂涂布方式、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、前述方法的组合或其类似物来形成。在一些实施例中，内联线布线可以使用镶嵌工艺、双镶嵌工艺、前述工艺的组合或其类似工艺形成于堆栈介电层中。在一些实施例中，内联线布线包括铜布线、银布线、金布线、钨布线、钽布线、铝布线、前述布线的组合或其类似材质。在一些实施例，内联线布线提供了形成在衬底上的一个或多个有源和/或无源组件之间的电性连接。
在一些实施例中，半导体晶片100可进一步包括从半导体晶片100的第一表面100A延伸至半导体晶片100的第二表面100B的至通孔100C。在一些实施例中，通孔100C可借由在半导体晶片100中形成贯孔并且将合适的导电材料填入贯孔中来形成。在一些实施例中，贯孔是使用合适的刻蚀和刻蚀方法形成的。在一些实施例，可使用物理气相沉积(PVD)、原子层沉积(ALD)、电化学电镀、无电电镀、前述工艺的组合或其他类似工艺将铜、铜合金、银、金、钨、钽、铝、前述材料的组合或其他类似材料填入贯孔中。在一些实施例中，在将合适的导电材料填入贯孔之前，可以在贯孔中形成衬层及/或粘着/阻挡层。在一些实施例中，可以执行平坦化工艺以去除导电材料的多余部分(即，位于贯孔之外的多余导电材料)。平坦化工艺可包括化学机械研磨(CMP)工艺、研磨工艺、刻蚀工艺、前述工艺的组合或其他类似工艺。
在一些实施例中，半导体晶片100进一步包括形成在半导体晶片100的第一表面100A上的导电端子100D以及形成在半导体晶片100的第二表面100B上的导电端子100E。在一些实施例中，导电端子100D包括导电柱以及位于导电柱上的焊料。导电柱可以包括导电材料，例如铜、钨、铝、银、金、前述材料的组合或其他类似材料。焊料可包括铅基焊料，例如锡铅组成物、包括InSb、氮化钛、银和铜组成物(例如锡-银-铜)的无铅焊料或其他具有共同熔点并在电性应用中形成导电焊料连接的共晶材料。对于无铅焊料，举例而言，可以使用不同组成的锡-银-铜焊料，例如锡-银-铜105(SAC 105,Sn 98.5％、Ag 1.0％、Cu 0.5％)、锡-银-铜305(SAC 305)以及锡-银-铜405(SAC 405)。无铅焊料还包括未使用银(Ag)的SnCu化合物以及未使用铜(Cu)的SnAg化合物。
在一些实施例中，形成导电柱的方法可包括在第一表面100A之上形成导电晶种层；在导电晶种层之上形成掩膜光掩膜材料；图案化光掩膜材料以在光掩膜层中形成开口；使用电化学电镀工艺、无电电镀工艺、ALD、PVD、前述工艺的组合或其他类似工艺在开口中沉积导电材料；去除光掩膜层；以及去除导电晶种层被暴露的部分。在一些实施例中，在去除光掩膜层之前，使用蒸镀、电化学电镀工艺、无电电镀工艺、印刷、焊料转移、前述工艺的组合或其他类似工艺在位于开口中的导电柱的导电材料之上形成焊料。在一些实施例中，导电端子100E可以与导电端子100D相似，且导电端子100E可使用与导电端子100D相似的材料和方法形成，在此不再重述。在一些实施例中，导电端子100E包括导电柱以及导电柱之上的焊料。在一些实施例中，导电端子100E的导电柱可以使用与导电端子100D的导电柱类似的材料和方法形成，在此不再重述。在一些实施例中，导电端子100E的焊料可以使用与导电端子100D的焊料类似的材料和方法形成，在此不再重述。
在一些实施例中，半导体晶片100可以是中介晶片。在此实施例中，半导体晶片100可以不包括位于半导体衬底上的一个或多个有源及/或无源组件。在其他实施例中，半导体晶片100可以是集成电路(IC)晶片。在此实施例中，半导体晶片100包括位于半导体衬底上的一个或多个有源及/或无源组件。
参考图2，内存管芯110A被拾取并且放置在半导体晶片100的第二表面100B上。内存管芯110A中的每一者可包括半导体衬底(未单独示出)、位于半导体衬底上的一个或多个有源及/或无源组件(未单独示出)以及位于半导体衬底与一个或多个有源及/或无源组件上的内联线结构(未单独示出)。在一些实施例中，内存管芯110A的半导体衬底可以使用与上述参照图1中描述的半导体晶片100的衬底类似的材料及方法来形成，在此不再重述。在一些实施例中，内存管芯110A的一个或多个有源及/或无源组件可以使用与上述参照图1中描述的半导体晶片100的一个或多个有源及/或无源组件类似的材料和方法来形成，在此不再重述。在一些实施例中，内存管芯110A的内联线结构可以使用与上述参照图1中描述的半导体晶片100的内联线结构类似的材料和方法来形成，在此不再重述。在一些实施例中，内存管芯110A具有在约20μm和约50μm之间的厚度。
在一些实施例中，内存管芯110A中的每一者进一步包括从内存管芯110A的下表面延伸至内存管芯110A的上表面的通孔112A1、位于内存管芯110A的下表面上的导电端子112A2以及位于内存管芯110A的上表面上的导电端子112A3。在一些实施例中，可以使用与上述参照图1中形成通孔100C类似的材料和方法来形成通孔112A1，在此不再重述。在一些实施例中，导电端子112A2和导电端子112A3可使用类似于上述导电端子100D并且参照图1的材料和方法来形成，在此不再重述。在一些实施例中，导电端子112A2中的每一者包括导电柱以及位于导电柱上焊料。在一些实施例中，导电端子112A2和导电端子112A3的导电柱使用与上述参照图1中导电端子100D的导电柱相似的材料和方法来形成，在此不再重述。在一些实施例中，导电端子112A2和导电端子112A3的焊料使用与上述参照图1中导电端子100D的焊料相似的材料和方法来形成，在此不再重述。
在将内存管芯110A放置在半导体晶片100上之前，可在内存管芯110A的表面上形成间隙填入材料114。在一些实施例，间隙填入材料114将内存管芯110A预先接合(pre-bond)到半导体晶片100。间隙填入材料114可以是非导电膜(NCF)、非导电膏(NCP)或其类似物。在一些实施例中，内存管芯110A对准于半导体晶片100的导电端子100E，使得内存管芯110A的导电端子112A2与半导体晶片100的导电端子100E对准并且放置在导电端子100E上。在一些实施例中，在将内存管芯110A放置在半导体晶片100上期间或将内存管芯110A放置在半导体晶片100上之后但在内存管芯110A上放置额外的内存管芯之前，无须施加额外的外部力(例如，有别于因内存管芯110A重量而产生的重力的外部力)至内存管芯110A。在一些实施例中，在将内存管芯110A放置在半导体晶片100上期间或将内存管芯110A放置在半导体晶片100上之后但在内存管芯110A上放置额外的内存管芯之前，无须执行额外的工艺步骤以将内存管芯110A的导电端子112A2预先接合或接合至半导体晶片100的导电端子100E。
参考图3，内存管芯110B、110C、110D及110E被放置并且堆栈在相应的内存管芯110A之上，以在半导体晶片100上形成预先接合的管芯堆栈110。内存管芯110B、110C、110D和110E的叠层数量不限于此。每个预先接合的管芯堆栈110可以包括多于或少于四个叠层的内存管芯。在一些实施例中，内存管芯110B、110C、110D以及110E可类似于上述参照图2中的内存管芯110A，在此不再重述。如图3所示，内存管芯110B中的每一者可进一步包括从内存管芯110B的下表面延伸至内存管芯110B的上表面的通孔112B1、设置于内存管芯110B的下表面上的导电端子112B2、设置于和内存管芯110B的上表面上的导电端子112B3；内存管芯110C中的每一者可进一步包括从内存管芯110C的下表面延伸至内存管芯110C的上表面的通孔112C1、配置于内存管芯110C的下表面上的导电端子112C2以及设置于内存管芯110C的上表面上的导电端子112C3；并且内存管芯110D中的每一者可进一步包括从内存管芯110D的下表面延伸至内存管芯110D的上表面的通孔112D1、设置于内存管芯110D的下表面上的导电端子112D2以及设置于内存管芯110D的上表面上的导电端子112D3。导电端子112B2、112B3、112C2、112C3、112D2以及112D3中的每一者可包括导电柱以及位于导电柱上的焊料。在一些实施例中，导电端子112B2、112B3、112C2、112C3、112D2及112D3的导电柱使用与上述参照图2中导电端子112A3的导电柱相似的材料和方法来形成，在此不再重述。在一些实施例中，导电端子112B2、112B3、112C2、112C3、112D2及112D3的焊料采用与上述参照图2中导电端子112A3的焊料相似的材料和方法来形成，此处不再重述。在一些实施例中，内存管芯110A、110B、110C及110D具有相同的厚度。在一些其他实施例，内存管芯110A，110B，110C及110D具有不同的厚度。
如图3所示，内存管芯110E可以与内存管芯110A、110B、110C及110D执行类似的功能。内存管芯110E可以具有比内存管芯110A、110B、110C和110D中的每一者更大的厚度。在一些实施例中，每个内存管芯110E进一步包括位于内存管芯110E的下表面上的导电端子112E。导电端子112E中的每一者包括导电柱以及位于导电柱上的焊料。在一些实施例中，导电端子112E的导电柱可以使用与上述参照图2中的导电端子100E的导电柱类似的材料和方法来形成，此处不再重述。在一些实施例中，导电端子112E的焊料可以使用与上述参照图1中描述的导电端子100E的焊料类似的材料和方法来形成，在此不再重述。
进一步参考图3，内存管芯110B、110C、110D及110E是使用类似于在上述参照图2中将内存管芯110A放置在半导体晶片100上的方法在各自的内存管芯110A之上的堆栈，此处不再重复描述。在一些实施例中，在将内存管芯置放于前一个内存管芯上以形成预先接合的管芯堆栈110之前，间隙填入材料114可形成在内存管芯110B、110C、110D及110E的底表面上。在一些实施例中，间隙填入材料114预先接合位在预先接合的管芯堆栈110中的邻近内存管芯(例如，内存管芯110A与110B、内存管芯110B与110C、内存管芯110C与110D、内存管芯110D与110E)。在一些实施例中，在预先接合的管芯堆栈110的形成过程中，无须施加额外的外部力(例如，有别于因内存管芯110A重量而产生的重力的外部力)至内存管芯110B、110C、110D及110E。在一些实施例中，在预先接合的管芯堆栈110的形成过程中，无须执行额外的工艺步骤以将导电端子112A3预先接合或接合至导电端子112B2、将导电端子112B3预先接合或接合至导电端子112C2、将导电端子112C3预先接合或接合至导电端子112D2以及将导电端子112D3预先接合或接合至导电端子112E。
参考图4，对预先接合的管芯堆栈110执行单一接合工艺以形成接合的管芯堆栈110’。在一些实施例中，单一接合工艺是焊料回焊工艺。单一接合工艺回焊并且接合各个导电端子112A2至对应的一个导电端子100E以形成焊料接点111A；单一接合工艺回焊并且接合各个导电端子112B2对应的一个导电端子112A3以形成焊料接点111B；单一接合工艺回焊并且接合各个导电端子112C2至对应的一个导电端子112B3以形成焊料接点111C；单一接合工艺回焊并且接合各个导电端子112D2至对应的一个导电端子112C3中以形成焊料接点111D；且单一接合工艺回焊并且接合各个导电端子112E至对应的一个导电端子112D3以形成焊料接点111E。对于接合的管芯堆栈110’中的每一者而言，单一接合工艺使内存管芯110A、110B、110C、110D及110D彼此机械连接以及电性连接。在一些实施例中，接合的管芯堆栈110’包括高带宽内存立方体(HBM cubes)。
在一些实施例中，在执行单一接合工艺过程中，无须施加额外的外部力(例如，有别于因记体管芯110A、110B、110C、110D和110D的重量而产生的重力的外部力)施加到预先接合的管芯堆栈110(参见图3)。在其他实施例中，单一接合工艺是热压缩接合工艺或其他类似工艺。
如图4所示，间隙填入材料114不仅可以侧向地包覆并且保护导电端子100E、112A2、112A3、112B2、112B3、112C2、112C3、112D2、112D3及112E，还可以减少焊料接点111A、111B、111C、111D及111E的接合失效。因此，间隙填入材料114可以强化接合的管芯堆栈110’的翘曲控制与可靠度。
参考图5，在形成接合的管芯堆栈110’之后，绝缘包封体116形成在半导体晶片100之上以侧向地包覆并围绕接合的管芯堆栈110’。在一些实施例中，绝缘包封体116包括内部分散有填充剂的模制化合物，例如环氧树脂、树脂、可模制的高分子、前述材料的组合或其他类似材料。模制化合物可在其实质上为液体时应用，然后可以通过化学反应将其固化。填充剂可以包括绝缘纤维、绝缘粒子、其他合适的元素、前述的组合或其类似物。在一些实施例中，绝缘包封体116可以是紫外线(UV)可固化的高分子或是热可固化的高分子，其以能够以被设置在接合的管芯堆栈110’周围与接合的管芯堆栈110’之间的凝胶型态或可延展的固体型态提供。在另外的实施例中，绝缘包封体116可以包括介电材料，例如氧化物。可以在绝缘包封体116上执行平坦化工艺以去除绝缘包封体116的多余部分，使得绝缘包封体116的最顶表面实质上与接合的管芯堆栈110’的最顶表面对齐。在一些实施例中，平坦化工艺也可以去掉内存管芯110E的上部部分并且薄化内存管芯110E。平坦化工艺可包括化学机械研磨工艺、刻蚀工艺、研磨、前述工艺的组合或其他类似工艺。
参考图6，在形成绝缘包封体116之后，使载体C1从半导体晶片100上剥离。在一些实施例中，在使载体C1从半导体晶片100上剥离之后，接着粘着层102会被移除以暴露出导电端子100D。在一些实施例中，使用合适的清洗工艺以去除粘着层102。
参考图6及图7，在使载体C1从半导体晶片100上剥离之后，可沿着切割道SL1执行单体化工艺以切割绝缘包封体116以及半导体晶片100，从而获得单体化的电子装置P1。举例来说，绝缘包封体116和半导体晶片100可以通过机械切割、激光剥蚀、刻蚀、前述工艺的组合或其他类似工艺来进行切割。在一些实施例中，单体化的电子装置P1中的每一者包括基座半导体管芯100’、设置在基座半导体管芯100’上的接合的管芯堆栈110’以及设置在基座半导体管芯100’上并且侧向地包封接合的管芯堆栈110’的绝缘包封体116’。基座半导体管芯100’包括第一表面100A’及第二表面100B’。导电端子100D是分布于基座半导体管芯100’的第一表面100A’上并且从基座半导体管芯100’的第一表面100A’突出。接合的管芯堆栈110’设置在基座半导体管芯100’的第二表面100B’上。接合的管芯堆栈110’包括堆栈在基座半导体管芯100’上并且与基座半导体管芯100’电性连接的内存管芯110A、110B、110C、110D及110E(图4)。绝缘包封体116’设置在基座半导体管芯100’的第二表面100B’上并且侧向地包封接合的管芯堆栈110’。如图7所示，绝缘包封体116’的厚度实质上等于接合的管芯堆栈110’的厚度，且基座半导体管芯100’的侧壁实质上与绝缘包封体116’的侧壁对齐。绝缘包封体116的最顶表面可实质上与内存管芯110E的最顶表面对齐。此外，基座半导体管芯100’的宽度大于接合的管芯堆栈110’中内存管芯的宽度。
参考图8，在载体C2之上形成第一缓冲材料层118。第一缓冲材料层118可以包括管芯贴附膜(DAF)、粘着胶、粘着膏或其类似物。第一缓冲材料层118可以是软性材料层或可挠材料层，第一缓冲材料层118可以是光学可固化材料层或热可固化材料层。单体化的电子装置P1被拾起并放置在载体C2所承载的第一缓冲材料层118上。然后，例如通过拾取和放置工具将单体化的电子装置P1下压，以使得单体化的电子装置P1部分地陷入于第一缓冲材料层118内。第一缓冲材料层118的厚度T大于导电端子100D的高度，且导电端子100D借由第一缓冲材料层118与载体C2分隔开。在一些实施例中，第一缓冲材料层118可以具有介于约35μm和约100μm之间的厚度T。当电子装置P1被压入并且部分地陷入第一缓冲材料层118时，第一缓冲材料层118可被挤压变形以覆盖电子装置P1的部分侧壁。在电子装置P1被压入第一缓冲材料层118并且部分地陷入第一缓冲材料层118之后，其上设置有导电端子100D的电子装置P1的顶表面(例如，基座半导体管芯100’的第一表面100A’)、导电端子100D以及电子装置P1的部分侧壁会被第一缓冲材料层118所覆盖。
在电子装置P1被压入且部分地陷入第一缓冲材料层118之后，第一缓冲材料层118被固化，以使得电子装置P1可以被固定在载体C2所承载的第一缓冲材料层118上。在第一缓冲材料层118包括光学可固化材料层(例如紫外线可固化材料)的实施例中，第一缓冲材料层118借由光学固化工艺(例如紫外线的照射)固化。在第一缓冲材料层118包括热固化材料层的另一个实施例中，第一缓冲材料层118由热固化工艺固化。
在第一缓冲材料层118固化之后，变形的第一缓冲材料层118包括基部118a以及从基部118a突出的环形突出部118b。在一些实施例中，基部118a覆盖基座半导体管芯100’的第一表面100A’并且侧向地包覆分布在第一表面100A’上的导电端子100D，且环形突出部118b从基部118a延伸到覆盖住基座半导体管芯100’的侧壁以及和绝缘包封体116’的部分侧壁。在另一个实施例中，未绘示于图中，环形突出部从基部延伸到完全覆盖住基座半导体管芯的侧壁，但环形突出部不与绝缘包封体的侧壁接触。在又一个实施例中，未绘示于图中，环形突出部从基部分延伸到只覆盖住基座半导体管芯的部分侧壁，但环形突出部不与绝缘包封体的侧壁接触。
如图8所示，基部118a的顶表面所在的高度(level height)高于基座半导体管芯100’的第一表面100A’所在的高度。在一些其他实施例中，未绘示于图中，基部的顶表面所在的高度低于或对齐于基座半导体管芯的第一表面所在的高度。
在一些实施例中，环形突出部118b包括与第二缓冲材料层120接触的凸起表面。在一些实施例中，环形突出部118b包括一个弧状且凸起的表面。环形突出部118b可具有介于约1μm和约600μm之间的高度H。
参考图9，在第一缓冲材料层118上形成第二缓冲材料层120以填充电子装置P1之间的间隙，并且侧向地包覆住电子装置P1。第二缓冲材料层120覆盖住未被第一缓冲材料层118的环形突出部118b所覆盖的电子装置P的部分侧壁。在一些实施例中，第二缓冲材料层120包括其中分散有填充剂的模制化合物，例如环氧树脂、树脂、可模制的高分子、前述材料的组合或其他类似材料。模制化合物可在其实质上为液体时应用，然后可以通过化学反应将其固化。填充剂可以包括绝缘纤维、绝缘粒子、其他合适的元素、前述的组合或其类似物。在一些实施例中，第二缓冲材料层120可以是紫外线(UV)可固化的高分子或是热可固化的高分子，其以能够以被设置在接合的管芯堆栈110’周围与接合的管芯堆栈110’之间的凝胶型态或可延展的固体型态提供。在另外的实施例中，第二缓冲材料层120可以包括介电材料，例如氧化物。可在第二缓冲材料层120上执行平坦化工艺以去除第二缓冲材料层120的多余部分，以使得第二缓冲材料层120的顶表面实质上与电子装置P1的顶表面对齐。平坦化工艺可包括化学机械研磨工艺、刻蚀工艺、研磨、前述工艺的组合或其他类似工艺。
如图9所示，第二缓冲材料层120覆盖并且与绝缘包封体116’的侧壁接触。此外，第二缓冲材料层120的顶表面可实质上与内存管芯110E的顶表面以及绝缘包封体116’的顶表面对齐。第二缓冲材料层120借由第一缓冲材料层118的环形突出部118b与基座半导体管芯100’隔开。在其他实施例中，环形突出部从基部延伸到仅覆盖住基座半导体管芯的部分侧壁，且第二缓冲材料层与基座半导体管芯的侧壁接触。
在形成第二缓冲材料层120之后，包括电子装置P1、第一缓冲材料层118以及第二缓冲材料层120的晶片级结构形成在载体C2上。
参考图9和图10，使晶片级结构与载体C2分离，并执行框架安装(frame mount)工艺，以将晶片级结构转移到框架F所承载的切割胶带S。在一些实施例中，提供粘着层122并将粘着层122贴合到框架F所承载的切割胶带S，并且晶片级结构与粘着层122接合。如图10所示，内存管芯110E、绝缘包封体116’以及第二缓冲材料层120贴合至粘着层122。
参考图10和图11，沿着切割道SL2执行单体化工艺(例如，切割工艺)以切割第一缓冲材料层118、第二缓冲材料层120和粘着层122，从而获得单体化的封装结构P2(例如，HBM装置)。举例来说，第一缓冲材料层118和第二缓冲材料层120可以借由机械切割、激光剥蚀、刻蚀、前述工艺的组合或其类似工艺来进行切割。
如图11所示，单体化的封装结构P2中的每一者包括电子装置P1以及缓冲盖124。电子装置P1包括顶表面(例如基座半导体管芯100’的第一表面100A’)，且电子装置P1包括分布于电子装置P1的顶表面上的导电端子100D。缓冲盖124覆盖电子装置P1的顶表面和侧壁。缓冲盖124包括第一缓冲层118’及第二缓冲层120’。第一缓冲层118’覆盖电子装置P1的顶表面和电子装置P1的侧壁的上部分，且导电端子100D嵌入在第一缓冲层118’中。第二缓冲层120’覆盖电子装置P1的侧壁的底部分，且第一缓冲层118’的侧壁实质上与第二缓冲层120’的侧壁对齐。在一些实施例中，第一缓冲层118’包括基部118a’以及从基部118a’突出的环形突出部118b’，其中基部118a’覆盖基座半导体管芯100’的第一表面100A’并且侧向地包封导电端子100D。环形突出部118b’从基部118a’延伸到覆盖住基座半导体管芯100’的侧壁以及绝缘包封体116’的侧壁的上部分。在一些实施例中，环形突出部118b’包括与第二缓冲层120’接触的凸出表面(例如，弧状且凸出的表面)。在一些实施例中，封装结构P2进一步包括与电子装置P1的内存管芯110E以及缓冲盖124的第二缓冲层120’接触的粘着层122’，其中粘着层122’的侧壁实质上与缓冲盖124的侧壁对齐。
如图11所示，第一缓冲层118’的基部118a’覆盖基座半导体管芯100’的第一表面100A’并且侧向地包覆住分布于在第一表面100A’上的导电端子100D，第一缓冲层118’的环形突出部118b’从基部118a’延伸至覆盖住基座半导体管芯100’的侧壁以及绝缘包封体116’的部分侧壁。在另一个实施例中，未绘示在图中，环形突出部从基部延伸到完全覆盖基座半导体管芯的侧壁，但环形突出部不与绝缘包封体的侧壁接触。在又一个实施例中，未绘示在图中，环形突出部从基部延伸到仅覆盖住基座半导体管芯的部分侧壁，但环形突出部不与绝缘包封体的侧壁接触。
如图8所示，第一缓冲层118’的基部118a’的顶表面所在的水平高度低于基座半导体管芯100’的第一表面100A’所在的水平高度。在一些其他实施例中，未绘示在图中，基部的顶表面所在的水平高度高于基座半导体管芯的第一表面所在的水平高度。
在一些实施例中，第一缓冲层118’的环形突出部118b’包含一个凸出的表面。在一些其他实施例中，第一缓冲层118’的环形突出部118b’包括一个弧状且凸出的表面。第一缓冲层118’的环形突出部118b’可具有介于约1μm和约600μm之间的高度H。
图12至图15示意性地示出了根据一些其他实施例的HBM装置，其在制造期间的各种处理步骤的剖视图。
参照图8至图11以及图12至图15，图12至图15中所示的处理步骤与图8至图11中所示的处理步骤相似，除了第一缓冲材料层218的轮廓以及缓冲盖224的架构。如图12至图14所示，第一缓冲材料层218被第二缓冲材料层220所覆盖，第一缓冲材料层218包括基部218a以及环形突出部218b，其中环形突出部218b包括与第二缓冲材料层220接触的凹入表面。在一些实施例中，环形突出部218b包括与第二缓冲材料层220接触的弧状且凹入的表面。如图15所示，在单体化的封装结构P3中，缓冲盖224包括第一缓冲层218’以及第二缓冲层220’，其中第一缓冲层218’包括基部218a’以及环形突出部218b’。环形突出部218b’包括与第二缓冲层220’接触的凹入表面。在一些实施例中，环形突出部218b’包括与第二缓冲层220’接触的弧状且凹入的表面。
图16至图19示意性地示出了根据一些替代实施例的HBM装置，其在制造期间的各种处理步骤的剖视图。
参照图8至图11和图16至图19，图16至图19中所示的处理步骤与图8至图11中所示的处理步骤相似，除了第一缓冲材料层318的轮廓以及缓冲盖324的架构。如图16至图18所示，第一缓冲材料层318被第二缓冲材料层320覆盖，且第一缓冲材料层318包括与第二缓冲材料层320接触的平坦表面。如图19所示，在单体化的封装结构P4中，缓冲盖324包括第一缓冲层318’以及第二缓冲层320’，其中第一缓冲层318’包括与第二缓冲层320’接触的平坦表面。
图20至图26示意性地示出了根据一些实施例的封装结构，其在制造期间的各种处理步骤的剖视图。
参考图20，提供载体C3。将至少一个半导体管芯400及多个封装结构P2拾取并放置在载体C3上。半导体管芯400和多个封装结构P2可借由拾取及放置工具拾取并放置在载体C3上。在封装结构P2的拾取与放置工艺过程中，保护层318’可保护导电端子100D，以使导电端子100D免于与拾取及放置工具直接接触。因此，可确保封装结构P2的可靠度。
半导体管芯400可包括逻辑管芯、CPU、GPU、xPU、MEMS管芯、SoC管芯或其类似物。封装结构P2可包括内存装置(例如，HBM立方体)。在一些实施例中，可在至少一半导体管芯400的安装之前，将封装结构P2安装在载体C3上。在一些其他实施例中，可在封装结构P2的安装之前，将至少一半导体管芯400安装在载体C3上。半导体管芯400包括半导体衬底(未单独显示)、位于半导体衬底上的一个或多个有源及/或无源组件(未单独显示)、位于一个或多个有源及/或无源组件与半导体衬底上的内联线结构(未单独显示)、设置于内联线结构上的导电端子402以及设置于内联线结构上的保护层404。导电端子402被保护层404覆盖。保护层404可具有平坦的顶表面。在一些其他实施例，保护层404可具有弯曲的顶表面。本公开的保护层404的轮廓不限于此。在半导体管芯400的拾取与放置工艺过程中，保护层404可保护导电端子402，以使导电端子402免于与拾取及放置工具直接接触。因此，可确保半导体管芯400的可靠度。在一些其他实施例中，半导体管芯400的保护层404可以省略。换句话说，当半导体管芯400被拾取并且放置在载体C3上时，半导体管芯400的导电端子402可不被保护层所覆盖。
在一些实施例中，半导体衬底可由硅形成，但也可由其他III族、IV族及/或V族元素所形成，例如锗、镓、砷及其组合。半导体衬底也可以是绝缘层覆硅(SOI)的形式。SOI衬底可以包括形成在绝缘层(例如，埋入式氧化物和/或其类似物)之上的半导体材料层(例如，硅、锗及/或其类似物)，其形成在硅衬底上。此外，其他可以使用的衬底包括多层衬底、梯度衬底、混合定向衬底、前述衬底的任何组合及/或其类似物。在一些实施例中，半导体晶片100进一步包括形成在衬底上的一个或多个有源及/或无源组件(未单独示出)。一个或多个有源和/或无源组件可以包括各种n型金属氧化物半导体(NMOS)及/或p型金属氧化物半导体(PMOS)装置，例如晶体管、电容器、电阻器、二极管、光电二极管、保险丝及/或其类似物。
内联线结构可包括堆栈介电层(例如，层间介电质(ILD)/金属间介电层(IMD))以及位在堆栈介电层之间的内联线布线(例如，导线和通孔)。前述的堆栈介电层是由低介电常数介电材料，例如磷硅玻璃(磷硅玻璃)、硼磷硅酸盐玻璃(硼磷硅玻璃)、氟硅酸盐玻璃、SiOxCy、旋涂玻璃、旋涂高分子、硅碳材料、化合物、复合物、前述材料的组合或其类似物所形成，且前述的堆栈介电层是借由本领域已知的任何合适的方法，例如旋涂涂布方式、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、前述方法的组合或其类似物来形成。在一些实施例中，内联线布线可以使用镶嵌工艺、双镶嵌工艺、前述工艺的组合或其类似工艺形成于堆栈介电层中。在一些实施例中，内联线布线包括铜布线、银布线、金布线、钨布线、钽布线、铝布线、前述布线的组合或其类似材质。在一些实施例，内联线布线提供了形成在衬底上的一个或多个有源和/或无源组件之间的电性连接。
在一些实施例中，半导体管芯400的导电端子402包括导电柱以及位于导电柱上的焊料。导电柱可以包括导电材料，例如铜、钨、铝、银、金、前述材料的组合或其他类似材料。焊料可包括铅基焊料，例如锡铅组成物、包括InSb、氮化钛、银和铜组成物(例如锡-银-铜)的无铅焊料或其他具有共同熔点并在电性应用中形成导电焊料连接的共晶材料。对于无铅焊料，举例而言，可以使用不同组成的锡-银-铜焊料，例如锡-银-铜105(SAC 105,Sn98.5％、Ag 1.0％、Cu 0.5％)、锡-银-铜305(SAC 305)以及锡-银-铜405(SAC 405)。无铅焊料还包括未使用银(Ag)的SnCu化合物以及未使用铜(Cu)的SnAg化合物。
在一些实施例中，保护层404由高分子形成，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或其类似材料。在一些实施例中，保护层404由氮化物诸如氮化硅、氧化物诸如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)或其类似物所形成。
参照图21和图22，绝缘包封材料410形成在载体C3上以覆盖封装结构P2以及半导体管芯400。绝缘包封材料410可以是借由包覆模塑工艺(over-molding process)所形成的模制化合物(例如，环氧树脂或其他合适的树脂)。绝缘包封材料410填充邻近的封装结构P2与半导体管芯400之间的间隙。然后，绝缘包封材料410、半导体管芯400的保护层404以及封装结构P2中的第一缓冲层118’被部分移除，直到暴露出导电端子402和导电端子100D。执行平坦化工艺(例如化学机械研磨(CMP)工艺及/或机械研磨工艺)以部分移除绝缘包封材料410、保护层404以及第一缓冲层118’，直到暴露出导电端子402和导电端子100D。在绝缘包封材料410、保护层404以及封装结构P2中的第一缓冲层118’被部分移除之后，导电端子100D贯穿第一缓冲层118’，而导电端子402则贯穿保护层404。在薄化绝缘包封材料410之后，形成绝缘包封体410’以侧向地包覆半导体管芯400以及封装结构P2。封装结构P2中的电子装置P1借由缓冲盖124与绝缘包封体410’分隔开。缓冲盖124可用以作为电子装置P1和绝缘包封体410’之间的应力缓冲，以最小化在电子装置P1和绝缘包封体410’之间的接口处可能发生的分层(de-lamination)问题。第一缓冲层118’的材料与第二缓冲层120’的材料不同。举例来说，第一缓冲层118’的材料可以是或包括高分子、环氧树脂或聚酰亚胺。举例来说，第二缓冲层120’的材料可以是或包括高分子、环氧树脂或聚酰亚胺。第一缓冲层118’的室温条件下的弹性模量可小于第二缓冲层120’在室温条件下的弹性模量。在一些实施例中，第一缓冲层118’在室温条件下的弹性模量范围从约5GPa到约15GPa，而第二缓冲层120’在室温条件下的弹性模量范围从约10GPa到约20GPa。第一缓冲层118’在摄氏250度的弹性模量可小于第二缓冲层120’在摄氏250度的弹性模量。第一缓冲层118’在摄氏250度的弹性模量可在大约0.05GPa到大约0.2GPa的范围内，而第二缓冲层120’在摄氏250度下的弹性模量可在大约0.7GPa到大约1.5GPa的范围内。第一缓冲层118’的热膨胀系数(CTE)可大于第二缓冲层120’的热膨胀系数。第一缓冲层118’的热膨胀系数可在约25ppt/k至约200ppt/k的范围内，而第二缓冲层120’的热膨胀系数可在约5ppt/k至约40ppt/k的范围内。
如图22所示，由于平坦化工艺，保护层404的顶表面、第一缓冲层118’的顶表面、导电端子100D的顶表面以及导电端子402的顶表面与绝缘包封体410’的顶表面实质上对齐或共面。
参照图23，形成重布线路结构420以覆盖导电端子402、导电端子100D、封装结构P2的缓冲盖124、半导体管芯400的保护层404以及绝缘包封体410’。重布线路结构420电性连接至半导体管芯400的导电端子402以及封装结构P2的导电端子400D。
重布线路结构420可包括堆栈介电层422以及夹在堆栈介电层422之间的重分布布线424。在一些实施例中，堆栈介电层422由高分子形成，也可以是感光材料，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或其类似材料，这些感光材料可使用光刻工艺轻易地被图案化。在一些实施例中，堆栈介电层422由氮化物如氮化硅、氧化物如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、或其类似材料所形成。重分布布线424的材料可包括铜、铝、前述材料的合金或其类似物。重分布布线424的形成可包括在介电层422上形成晶种层(未示出)，在晶种层上形成诸如光掩膜层的图案化罩幕(未示出)，然后在暴露出的晶种层上进行电镀工艺。然后，移除图案化罩幕以及被图案化罩幕所覆盖的部分晶种层，以留下重分布布线424。根据一些实施例，晶种层包括钛层以及位在钛层上的铜层。举例来说，晶种层可以使用物理气相沉积(PVD)来形成。举例来说，电镀工艺可以是无电电镀工艺。
形成重布线路结构420之后，在重布线路结构420上形成导电凸块430。在一些实施例中，导电凸块430包括受控塌陷芯片连接(C4)凸块或其他坐落于重布线路结构420上并且电性连接至重布线路结构420的金属凸块。其他类型的导电凸块亦可形成在重布线路结构420上。在形成重布线路结构420与导电凸块430之后，晶片级扇出封装结构便形成在载体C3上。
参考图23到图25，使晶片级扇出封装结构从载体C3上剥离。然后，沿着切割道SL3执行单体化工艺(例如，切割工艺)以切割重布线路结构420以及绝缘包封体410’，从而获得单体化的扇出封装结构P(图25)。举例来说，重布线路结构420和绝缘包封体410’可以借由机械切割、激光剥蚀、刻蚀、前述工艺的组合、或其他类似工艺来切割。
如图25中所示，提供封装衬底440，封装衬底440包括形成与其上的导电端子442。单体化的扇出封装结构P被拾取并放置在封装衬底440上，以使单体化的扇出封装结构P借由导电凸块430而电性连接至封装衬底440。导电凸块430与扇出封装结构P分别位于封装衬底440的相对侧。
参考图25和图26，在封装衬底440上形成底填胶450，以使得扇出封装结构P和封装衬底440之间的间隙被底填胶450所填充。底填胶450可局部地覆盖单体化的扇出封装结构P的侧壁。举例来说，底填胶450可以是或包括高分子或环氧树脂。底填胶450可利用毛细效应在单体化的扇出封装结构P与封装衬底440之间流动。在底填胶450是由材料如高分子环氧树脂所形成的实施例中，底填胶450可被固化成硬化的高分子。固化的底填胶450可侧向地包覆导电凸块430并且支撑位于封装衬底440上的单体化扇出封装结构P。
在一些其他实施例中，扇出封装结构P中的封装结构P2可被封装结构P3(图15)或封装结构P4(图19)或前述封装的组合所代替。
图27至图29是根据一些替代实施例的各种封装结构的剖视图。
参考图26和图27，图27中所示的封装结构与图26中所示的封装结构相似，除了图26中所示的半导体管芯400是被电子装置500代替。如图27所示，电子装置500包括其上形成有导电端子504的半导体管芯502以及包括第一缓冲层506a与第二缓冲层506b的缓冲盖506。第一缓冲层506a包括覆盖半导体管芯502的侧壁的环形突出部，且环形突出部包括与第二缓冲层506b接触的弧状且凸出的表面。电子装置500的工艺与图8至图11中说明的封装结构P2的工艺相似。在一些其他实施例中，封装结构P2可以被封装结构P3(图15)或封装结构P4(图19)或其组合所代替。
参考图27和图28，图28中所示的封装结构与图27中所示的封装结构相似，除了图27中所示的电子装置500被电子装置600代替。如图28所示，电子装置600包括其上形成有导电端子604的半导体管芯602以及包括第一缓冲层606a和第二缓冲层606b的缓冲盖606。第一缓冲层606a包括覆盖半导体管芯602的侧壁的环形突出部，且环形突出部包括与第二缓冲层606b接触的弧状且凹入的表面。电子装置600的工艺与图12到图15中说明的封装结构P3的工艺相似。在一些其他实施例中，封装结构P2可以被封装结构P3(图15)或封装结构P4(图19)或其组合代替。
参考图27和图29，图29中所示的封装结构与图27中所示的封装结构相似，除了图27中所示的电子装置500被电子装置700代替。如图29所示，电子装置700包括其上形成有导电端子704的半导体管芯702以及包括第一缓冲层706a和第二缓冲层706b的缓冲盖706。第一缓冲层706a包括覆盖半导体管芯702的侧壁的环形突出部，且环形突出部包括与第二缓冲层706b接触的平坦表面。电子装置700的工艺与图16到19中说明的封装结构P4的工艺相似。在一些其他实施例中，封装结构P2可以被封装结构P3(图15)或封装结构P4(图19)或其组合代替。
在上述实施例中，形成在封装结构P2、P3、P4中的缓冲盖124、224、324不仅可以提高封装结构P2、P3、P4的可靠度，还可以放大封装结构P2、P3、P4的封装工艺的工艺裕度.
根据实施例，提供包括基座半导体管芯、导电端子、内存管芯、绝缘包封体和缓冲盖的内存装置。导电端子设置在基座半导体管芯的第一表面上。内存管芯堆栈在基座半导体管芯的第二表面上，且基座半导体管芯的第二表面与基座半导体管芯的第一表面相对。绝缘包封体设置在基座半导体管芯的第二表面上并且侧向地包覆内存管芯。缓冲盖覆盖基座半导体管芯的第一表面、基座半导体管芯的侧壁以及绝缘包封体的侧壁。在一些实施例中，基座半导体管芯的宽度大于内存管芯的宽度。在一些实施例中，绝缘包封体侧壁实质上的与基座半导体管芯的侧壁对齐。在一些实施例中，导电端子贯穿缓冲盖。在一些实施例中，缓冲盖包括第一缓冲层和第二缓冲层，其中第一缓冲层覆盖基座半导体管芯的第一表面、基座半导体管芯的侧壁和绝缘包封体的侧壁的上部分，而第二缓冲层覆盖绝缘包封体的侧壁的底部分，且第一缓冲层的侧壁实质上与第二缓冲层的侧壁对齐。在一些实施例中，第一缓冲层包括基部和环形突出部，其中基部覆盖基座半导体管芯的第一表面并且侧向地包覆导电端子，且环形突出部从基部延伸到覆盖住基座半导体管芯的侧壁以及绝缘包封体的侧壁的上部分。在一些实施例中，环形突出部与包括与第二缓冲层接触的凸出表面或凹入表面。在一些实施例中，环形突出部包括与第二缓冲层接触的平坦表面。在一些实施例中，内存装置进一步包括与内存管芯、绝缘包封体以及缓冲盖接触的的粘着层。
根据另一个实施例，提供包括电子装置和缓冲盖的封装结构。电子装置包括顶表面，且电子装置包括分布于其顶表面上的导电端子。缓冲盖覆盖电子装置的顶表面和侧壁。缓冲盖包括第一缓冲层和第二缓冲层。第一缓冲层覆盖电子装置的顶表面以及电子装置的侧壁的上部分，且导电端子贯穿第一缓冲层。第二缓冲层覆盖电子装置的侧壁的底部分，且第一缓冲层的侧壁实质上与第二缓冲层的侧壁对齐。第一绝缘包封体侧向地包覆电子装置和缓冲盖。在一些实施例中，电子装置包括具有导电端子的半导体管芯。在一些实施例中，电子装置包括内存装置，且内存装置包括基座半导体管芯、内存管芯和第二绝缘包封体，导电端子设置在基座半导体管芯的第一表面上，内存管芯堆栈在基座半导体管芯的第二表面上，第二表面与第一表面相对，第二绝缘包封体设置在基座半导体管芯的第二表面且侧向地包覆内存管芯，缓冲盖覆盖基座半导体管芯的第一表面、基座半导体管芯的侧壁以及绝缘包封体的侧壁，其中第一绝缘包封体借由缓冲盖与第二绝缘包封体分隔开。在一些实施例中，第一缓冲层包括基部和环形突出部，其中基部覆盖基座半导体管芯的第一表面并且侧向地包封导电端子，环形突出部从基部延伸至覆盖住基座半导体管芯的侧壁以及绝缘包封体的侧壁的上部分。在一些实施例中，环形突出部包括与第二缓冲层接触的弧状且凸出的表面或弧状且凹入的表面。在一些实施例中，环形突出部包括与第二缓冲层接触的平坦表面。在一些实施例中，封装结构进一步包括与电子装置以及缓冲盖的第二缓冲层接触的粘着层，其中粘着层被第一绝缘包封体侧向地包封。在一些实施例中，封装结构进一步包括设置在缓冲盖与第一绝缘包封体上的重布线路结构，且重布线路结构与电子装置的导电端子电性连接。
根据又一实施例，提供包括以下步骤的方法。提供具有顶表面的电子装置，其中电子装置包括分布于其顶表面上的导电端子。电子装置嵌入在缓冲盖的第一缓冲层中，以使得第一缓冲层覆盖电子装置的顶表面、导电端子以及电子装置的侧壁的上部分。缓冲盖的第二缓冲层形成在第一缓冲层上，其中第二缓冲层覆盖电子装置的侧壁的底部分，且第一缓冲层的侧壁实质上与第二缓冲层的侧壁对齐。形成绝缘包封材料以覆盖被第一缓冲层及第二缓冲层所包封的电子装置。绝缘包封材料与缓冲盖的第一缓冲层被部分移除，直到导电端子暴露出来。在缓冲盖与绝缘包封材料上形成重布线路结构，其中重布线路结构与电子装置的导电端子电性连接。在一些实施例中，在缓冲盖的第一缓冲层中嵌入电子装置以及在第一缓冲层上形成缓冲盖的第二缓冲层包括：在第一载体上形成第一缓冲材料层；将电子装置压在第一载体所承载的第一缓冲材料层上，以使电子装置部分地陷入第一缓冲材料层中；固化第一缓冲材料层；形成第二缓冲材料层以覆盖第一缓冲材料层与电子装置；部分去除第二缓冲材料层，直到暴露出电子装置；以及进行切割工艺以切割第一缓冲材料层和第二缓冲材料层，以获得被第一缓冲层与第二缓冲层所包封的电子装置。在一些实施例中，被第一缓冲层与第二缓冲层所包封的电子装置被拾取并放置在第二载体上，且绝缘包封材料形成在第二载体上以覆盖被第一缓冲层与第二缓冲层所包封的电子装置。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，且他们可在不背离本发明的精神及范围的情况下在本文中做出各种改变、替代及变更。

Claims (10)

1.一种内存装置，包括：
基座半导体管芯；
多个导电端子，设置在所述基座半导体管芯的第一表面上；
多个内存管芯，堆栈在所述基座半导体管芯的第二表面上，所述第二表面与所述第一表面相对；
绝缘包封体，设置在所述基座半导体管芯的所述第二表面上并且侧向地包封所述内存管芯；以及
缓冲盖，覆盖所述基座半导体管芯的所述第一表面、所述基座半导体管芯的侧壁以及所述绝缘包封体的侧壁。
2.如权利要求1所述的内存装置，其中所述基座半导体管芯的宽度大于所述内存管芯的宽度。
3.如权利要求1所述的内存装置，其中所述缓冲盖包括：
第一缓冲层，覆盖所述基座半导体管芯的所述第一表面、所述基座半导体管芯的所述侧壁以及所述绝缘包封体的所述侧壁的上部分；以及
第二缓冲层，覆盖所述绝缘包封体的所述侧壁的底部分，其中所述第一缓冲层的侧壁与所述第二缓冲层的侧壁实质上对齐。
4.如权利要求3所述的内存装置，其中所述第一缓冲层包括：
基部，覆盖所述基座半导体管芯的所述第一表面并且侧向地包封所述导电端子；以及
环形突出部，从所述基部延伸至覆盖住所述基座半导体管芯的所述侧壁与所述绝缘包封体的所述侧壁的所述上部分。
5.一种封装结构，包括：
电子装置，具有顶表面，所述电子装置包括分布于所述顶表面上的导电端子；
缓冲盖，覆盖所述电子装置的所述顶表面与侧壁，其中所述缓冲盖包括：
第一缓冲层，覆盖所述电子装置的所述顶表面与所述电子装置的所述侧壁的上部分，其中所述导电端子贯穿所述第一缓冲层；
第二缓冲层，覆盖所述电子装置的所述侧壁的底部分，其中所述第一缓冲层的侧壁与所述第二缓冲层的侧壁实质上对齐；以及
第一绝缘包封体，侧向地包封装所述电子装置与所述缓冲盖。
6.如权利要求5所述的封装结构，其中所述电子装置包括内存装置，并且所述内存装置包括：
基座半导体管芯，所述导电端子设置在所述基座半导体管芯的第一表面上；
内存管芯，堆栈在所述基座半导体管芯的第二表面上，所述第二表面与所述第一表面相对；以及
第二绝缘包封体，设置在所述基座半导体管芯的所述第二表面上并且侧向地包封所述内存管芯，所述缓冲盖覆盖所述基座半导体管芯的所述第一表面、所述基座半导体管芯的侧壁以及所述绝缘包封体的侧壁，其中所述第一绝缘包封体借由所述缓冲盖与所述第二绝缘包封体分隔。
7.如权利要求6所述的封装结构，其中所述第一缓冲层包括：
基部，覆盖所述基座半导体管芯的所述第一表面并且侧向地包封所述导电端子；以及
环形突出部，从所述基部延伸至覆盖住所述基座半导体管芯的所述侧壁与所述绝缘包封体的所述侧壁的所述上部分。
8.如权利要求7所述的封装结构，其中所述环形突出部包括与所述第二缓冲层接触的平坦表面、弧状且凸出的表面或弧状且凹入的表面。
9.一种封装结构的制造方法，包括：
提供具有顶表面的电子装置，所述电子装置包括分布于所述顶表面的导电端子；
将所述电子装置嵌入缓冲盖的第一缓冲层中，以使得所述第一缓冲层覆盖所述电子装置的所述顶表面、所述导电端子以及所述电子装置的所述侧壁的上部分；
在所述第一缓冲层上形成所述缓冲盖的第二缓冲层，所述第二缓冲层覆盖所述电子装置的所述侧壁的底部分，其中所述第一缓冲层的侧壁与所述第二缓冲层的侧壁实质上对齐；
形成绝缘包封材料以覆盖被所述第一缓冲与所述第二缓冲层包封的所述电子装置；
部分移除所述绝缘包封材料与所述缓冲盖的所述第一缓冲层，直到暴露出所述导电端子；以及
在所述缓冲盖与所述绝缘包封材料上形成重布线路结构，其中所述重布线路结构与所述电子装置的所述导电端子电性连接。
10.如权利要求9所述的方法，其中在所述缓冲盖的所述第一缓冲层中嵌入所述电子装置以及在所述第一缓冲层上形成所述缓冲盖的所述第二缓冲层包括：
在第一载体上形成第一缓冲材料层；
将所述电子装置压到所述第一载体所承载的所述第一缓冲材料层上，以使得所述电子装置部分地陷入所述第一缓冲材料层；
固化所述第一缓冲材料层；
形成第二缓冲材料层以覆盖所述第一缓冲材料层与所述电子装置；
部分移除所述第二缓冲材料层，直到暴露出所述电子装置；以及
执行切割工艺以切割所述第一缓冲材料层与所述第二缓冲材料层，从而获得被所述第一缓冲层与所述第二缓冲层包封的所述电子装置。
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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9443744B2 (en) * 2014-07-14 2016-09-13 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and associated methods
US11222868B2 (en) * 2016-07-06 2022-01-11 Micron Technology, Inc. Thermal transfer structures for semiconductor die assemblies
US10008395B2 (en) * 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill

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