TW201535784A - 半導體發光元件 - Google Patents

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TW201535784A
TW201535784A TW103123682A TW103123682A TW201535784A TW 201535784 A TW201535784 A TW 201535784A TW 103123682 A TW103123682 A TW 103123682A TW 103123682 A TW103123682 A TW 103123682A TW 201535784 A TW201535784 A TW 201535784A
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semiconductor light
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Takeyuki Suzuki
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Toshiba Kk
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Abstract

本發明提供可靠性較高之半導體發光元件。根據實施形態而提供一種半導體發光元件，其包括第1導電型之第1半導體層、第2導電型之第2半導體層、發光層、第1電極層、第2電極層、絕緣層、基板、及第1金屬層。發光層設置於第1半導體層與第2半導體層之間。第1電極層設置於與發光層所設置之側相反側之第2半導體層之一部分上。第2電極層設置於與發光層所設置之側相同之側之第1半導體層之一部分上。絕緣層覆蓋第1電極層並且設置於第1電極層與第2電極層之間。第1金屬層形成於基板與絕緣層及第2電極層之間。第2電極層於藉由絕緣層包圍周圍之區域內，具有與第1半導體層相接之第1部分、及與第1半導體層隔開間隔而形成之第2部分。

Description

半導體發光元件
[相關申請案]
本申請案享有以日本專利申請案2014-48049號(申請日：2014年3月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體發光元件。
例如，存在將包含發光層之半導體層與基板加以接合之薄膜型之LED(Light Emitting Diode，發光二極體)等半導體發光元件。人們期望半導體發光元件之可靠性高。
本發明之實施形態提供一種可靠性較高之半導體發光元件。
根據本發明之實施形態而提供一種半導體發光元件，其包括第1半導體層、第2半導體層、發光層、第1電極層、第2電極層、絕緣層、基板、及第1金屬層。上述第1半導體層為第1導電型。上述第2半導體層為第2導電型。上述發光層設置於上述第1半導體層與上述第2半導體層之間。上述第1電極層設置於上述發光層所設置之側之相反側之上述第2半導體層之一部分上。上述第2電極層設置於與上述發光層所設置之側相同之側之上述第1半導體層之一部分上。上述絕緣層覆蓋上述第1電極層，並且設置於上述第1電極層與上述第2電極層之間。上述第1金屬層形成於上述基板與上述絕緣層及上述第2電極層之 間。上述第2電極層於藉由上述絕緣層包圍周圍之區域內，具有與上述第1半導體層相接之第1部分、及與上述第1半導體層隔開間隔而形成之第2部分。
10‧‧‧第1金屬層
11a‧‧‧第3金屬層(第1母材金屬)
11b‧‧‧金屬層(第2母材金屬)
12a‧‧‧第4金屬層(第1嵌入金屬)
12b‧‧‧金屬層(第2嵌入金屬)
12p、12q‧‧‧面
20‧‧‧n型半導體層(第1半導體層)
20a‧‧‧光出射面
20c‧‧‧接觸部
20v‧‧‧通孔
25‧‧‧發光層
30‧‧‧p型半導體層(第2半導體層)
40‧‧‧p側電極層(第1電極層)
41‧‧‧保護電極
50‧‧‧n側電極層(第2電極層)
51‧‧‧第2金屬層
51a‧‧‧第1阻隔金屬(第2金屬層)
51b‧‧‧金屬層(第2阻隔金屬)
60‧‧‧絕緣層
60a‧‧‧絕緣膜
61‧‧‧間隔件
62‧‧‧間隔件
63a‧‧‧第1層
63b‧‧‧第2層
70‧‧‧支持基板
71‧‧‧背面電極
72‧‧‧墊電極
73‧‧‧基礎層
74‧‧‧GaN層
75‧‧‧鈍化膜
76‧‧‧成長基板
80‧‧‧槽
100、101‧‧‧半導體發光元件
X、Y、Z‧‧‧軸
圖1(a)係表示第1實施形態之半導體發光元件之模式性之剖面圖，圖1(b)係表示第1實施形態之半導體發光元件之一部分之模式性之剖面圖。
圖2(a)~圖2(f)係表示第1實施形態之半導體發光元件之製造步驟之模式性之剖面圖。
圖3係表示第1實施形態之半導體發光元件之製造步驟之模式性之剖面圖。
圖4(a)~圖4(e)係表示第1實施形態之半導體發光元件之間隔件之形狀之一例之模式性之俯視圖。
圖5係表示第2實施形態之半導體發光元件之一部分之模式性之剖面圖。
以下，參照圖式對各實施形態進行說明。
再者，圖式係模式性之圖或概念性之圖，各部分之厚度與寬度之關係、部分間之大小比率等未必與實際情況相同。又，即便於表示相同部分之情形時，根據圖式之不同，亦有相互之尺寸或比率表現為不同之情形。
再者，於本說明書及各圖中，關於已說明之圖，對與前述者相同之要素附上相同符號並適當省略詳細說明。
(第1實施形態)
圖1(a)及圖1(b)係例示第1實施形態之半導體發光元件之模式性之剖面圖。
如圖1(a)所示般，實施形態之半導體發光元件100包括：n型半導體層20(第1導電型之第1半導體層)；光出射面20a，其設置於n型半導體層20；p型半導體層30(第2導電型之第2半導體層)；發光層25，其設置於n型半導體層20與p型半導體層30之間；p側電極層40(第1電極層)，其設置於p型半導體層30之發光層25形成面之相反側之面上；保護電極41，其以覆蓋p側電極層之方式設置；絕緣層60，其以覆蓋自p型半導體層30之p側電極層40形成面朝向n型半導體層20設置之槽80之側面，且覆蓋保護電極41之方式設置；n側電極層50(第2電極層)，其以覆蓋露出於槽80之底面之n型半導體層20之至少一部分之方式設置；及第1金屬層10，其設置於n側電極層50及絕緣層60與支持基板70(基板)之間，且將該等相互連接。
進而本實施形態中，於露出於槽80之底面之n型半導體層20與n側電極層50之間，設置有至少1個以上之間隔件61。
第1金屬層10包含第1金屬。第1金屬包含錫(Sn)、銦(In)及鉍(Bi)中之至少任一者。第1金屬層10包含例如第1金屬與第2金屬之合金、及第1金屬與第2金屬之金屬間化合物之至少任一者。第2金屬包含鎳(Ni)、鈷(Co)、銅(Cu)及金(Au)中之至少任一者。
將自第1金屬層10朝向光出射面20a之方向設為Z軸方向。將與Z軸方向垂直之1個方向設為X軸方向。將與X軸方向垂直且與Z軸方向垂直之1個方向設為Y軸方向。
半導體發光元件100為例如以GaN系氮化物半導體為材料之發光二極體(Light Emitting Diode：LED)。半導體發光元件100具有例如Thin-Film(薄膜)構造。如上述般，例如設置有n型半導體層20(例如n型GaN層)、發光層25(半導體發光層)、及p型半導體層30(例如p型GaN層)。發光層25使用氮化物半導體等半導體層。發光層25具有例如多重量子井構造。
p側電極層40設置於第1金屬層10與p型半導體層30之間。p側電極層40與p型半導體層30電性連接。p側電極層40具有至少1個以上之開口部，於該開口部內形成有周圍被絕緣層60包圍之n側電極層50。p側電極層40設置於p型半導體層30上，自p側電極之上表面至開口部側面為止被絕緣層60覆蓋，因此與n側電極層50絕緣。p側電極層40使用例如銀(Ag)。Ag係例如光之反射率較高。p側電極層40將例如自發光層25放出之光朝向光出射面20a之方向反射。
n側電極層50使用例如鋁(Al)。n側電極層50與n型半導體層20電性連接。例如，n側電極層50之厚度(例如沿Z軸方向之長度)為200nm以上且為400nm以下。再者，本實施形態中，n側電極層50自槽80之底面遍及至側面而設置，並且於Z軸方向上以夾於絕緣層60與第1金屬層10之間之方式延伸設置。
絕緣層60(層間絕緣膜)設置於第1金屬層10與p側電極層40之間，並且設置於n側電極層50與p側電極層40之間而將其等絕緣。絕緣層60使用例如氧化矽(SiO2)或氮化矽(SiN)。絕緣層60之厚度(沿Z軸方向之長度)例如為500奈米(nm)以上且為1500nm以下。藉此，例如可確保絕緣性。
於半導體發光元件100中，設置於槽80側面之絕緣層60具有通孔20v，且於通孔20v設置有n側電極層50(n接點金屬)。即通孔20v底面之n型半導體層20之露出面成為與n側電極層50之接觸部20c。
實施形態之半導體發光元件100中，於晶片表面，例如於光出射面20a上未形成n側電極層50，而是使用通孔20v於晶片內部形成有n側電極層50。藉此，可提高LED之光向外界之取出效率。再者，圖1(a)所示之剖面圖中，通孔20v為1個，設置於通孔20v之n側電極層50為1層，但並不限定於此，通孔20v亦可為複數個，n側電極層50亦可對應於通孔20v之數量而為複數層。又，亦可為n側電極層50為1層且覆蓋 複數個通孔20v之底面。
該例中，進而於p側電極層40與絕緣層60之間設置有保護電極41。保護電極41使用例如Pt/Ti/Au等積層構造。保護電極41之厚度(沿Z軸方向之長度)例如為400nm以上且為700nm以下。墊電極72經由保護電極41而與p側電極層40電性連接。於背面電極71與第1金屬層10之間設置有支持基板70。支持基板70使用例如矽(Si)。
第2金屬層51設置於絕緣層60與第1金屬層10之間、及n側電極層50與第1金屬層10之間。第2金屬層51使用例如Ti/Pt等積層構造。第2金屬層51為例如阻隔金屬。第2金屬層51之厚度(例如沿Z軸方向之長度)為200nm以上且為400nm以下。
圖1(b)係將圖1(a)中所示之半導體發光元件100之一部分放大而例示之模式性之剖面圖。又，圖1(b)中，間隔件61設置有複數個。n型半導體層20於接觸部20c上與第1金屬層10接觸。又，於接觸部20c，於第1金屬層10與n型半導體層20之間具有複數個間隔件61。本實施形態中，間隔件61包含絕緣層。
間隔件61可使用例如氧化矽或氮化矽。間隔件61如下述般可與絕緣層60同時地形成。因此其Z軸方向上之厚度與絕緣層60大致相同。或者間隔件61亦可為導電性。例如，間隔件61亦可使用與p側電極層40相同之材料。
如此，實施形態之半導體發光元件100，於n側電極層50與n型半導體層20之間，即於接觸部20c設置有1個以上之間隔件61。間隔件61設置於n型半導體層20之光出射面20a之相反側之面，且向第1金屬層10突出。而且，n側電極層50以覆蓋間隔件61之方式形成。因此，n側電極層50包括：第1部分，其與n型半導體層20相接；及第2部分，其覆蓋間隔件61，並且與n型半導體層20隔開間隔件61之厚度量之距離而設置。藉由設置該第2部分，可使設置於通孔20v底面之n型電極層 50之第2部分之位置向支持基板70側靠近間隔件之厚度之程度。藉此，可將設置於接觸部20c之n側電極層50之第2部分與支持基板70之距離相對於設置於p側電極層40上之絕緣層60與基板70之最短距離的二者之差減小間隔件61之厚度之程度。由此，於下述之接合步驟中，可抑制接合不良之產生。藉此，半導體發光元件之生產性或可靠性等提高。
圖2(a)~圖2(f)係例示第1實施形態之半導體發光元件之製造步驟之模式性之剖面圖。
如圖2(a)所示般，於成長基板76形成有半導體層。例如，於成長基板76上依序積層基礎層73(緩衝層)、GaN層74、n型半導體層20(n型GaN層)、發光層25、及p型半導體層30(p型GaN層)。
例如，使用真空蒸鍍法或濺鍍法形成成為p側電極層40之金屬膜。其後，使用抗蝕遮罩等將成為p側電極層40之金屬膜圖案化為特定之形狀。其後，使用剝離法而於p側電極層40上形成保護電極41。
如圖2(b)所示般，於半導體層(p型半導體層30、發光層25及n型半導體層20)設置開口部。例如，將抗蝕劑塗佈於p型半導體層30及保護電極41上，且使用光微影等進行圖案化。其後，藉由反應性離子蝕刻(Reactive Ion Etching；RIE)對p型半導體層30、發光層25及n型半導體層20之一部分進行蝕刻。藉此，n型半導體層20之一部分露出。
其後，使用電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法或濺鍍法而形成成為絕緣層60之絕緣膜60a。絕緣膜60a設置於p型半導體層30、保護電極41及露出之n型半導體層20上。絕緣膜60a之成膜較理想為例如於300度以下之溫度進行。藉此，例如可抑制p側電極層40之反射率之劣化或接觸電阻之劣化。
例如，藉由電漿CVD法而使氮化矽成膜為絕緣膜60a。該情形時，於電漿CVD法中，使用SiH4與NH3或N2混合而成之氣體。
例如，藉由電漿CVD法而使氧化矽成膜為絕緣膜60a。該情形時，於電漿CVD法中，使用SiH4與N2O之混合氣體、或SiH4與O2之混合氣體等。
於藉由濺鍍法形成絕緣膜60a之情形時，例如以SiN或SiO為靶材，並使用氬電漿進行濺鍍。
如圖2(c)所示般，使絕緣膜60a圖案化。例如，使用抗蝕遮罩且藉由RIE法進行圖案化。藉此，形成設置有通孔20v之絕緣層60。n型半導體層20之一部分於通孔20v之底面露出。通孔20v之直徑(例如露出之n型半導體層20之沿X軸方向之長度)例如為30μm以上且為100μm以下。藉此，例如可避免電流向n觸點(n型電極層50)集中。
該步驟中，亦可形成間隔件61(絕緣膜突起物)。即，絕緣膜60a之一部分成為絕緣層60，且絕緣膜60a之另一部分成為間隔件61。於藉由RIE法進行圖案化而形成絕緣層60時，亦同時進行圖案化而形成間隔件61。藉此，可抑制用以形成間隔件61之製造步驟之增加。
實施形態中，將絕緣膜60a之一部分設為間隔件61，但可於藉由圖案化而形成絕緣層60之後，於露出之n型半導體層20成膜例如金屬層並使該金屬層圖案化。如此，亦可形成間隔件61。該情形時，間隔件61亦作為n側電極層50之一部分發揮功能，故而會帶來接觸面積之增加，從而可降低接觸電阻。
其次，例如使用剝離法以覆蓋所露出之n型半導體層20及間隔件61之方式形成n側電極層50。其後，於n側電極層50上及絕緣層60上，依序積層第2金屬層51(第1阻隔金屬51a)、第3金屬層11a(液相擴散接合之第1母材金屬)、第4金屬層12a(第1嵌入金屬)。
第3金屬層11a使用例如Ni、鈷(Co)、銅(Cu)及金(Au)中之至少任一者。例如，第3金屬層11a之厚度(例如沿Z軸方向之長度)為300nm以上且為700nm以下。
第4金屬層12a使用例如Sn、銦(In)及鉍(Bi)中之至少任一者。例如，第4金屬層12a之厚度(例如沿Z軸方向之長度)為500nm以上且1500nm以下。
另一方面，於支持基板70上依序成膜金屬層51b(第2阻隔金屬)、金屬層11b(第2母材金屬)及金屬層12b(第2嵌入金屬)。金屬層11b可使用與第3金屬層11a相同之材料。金屬層12b可使用與第4金屬層12a相同之材料。該等金屬層之形成可使用例如濺鍍法或真空蒸鍍法。
其後，一面使第1嵌入金屬(第4金屬層12a)與第2嵌入金屬(金屬層12b)相接並施加壓力，一面使溫度上升。於加壓及升溫之狀態下保持固定時間而接合。於該接合步驟中，第1~第2嵌入金屬及第1~第2母材金屬接合而形成第1金屬層10。
例如，該接合步驟中，若設置於接觸部20c之n側電極層50與設置於p側電極層40上之絕緣層60之間之階差較大，則有產生接合不良之情形。實施形態中，藉由例如於接觸部20c設置間隔件而使階差變小。藉此，於該接合步驟中，可抑制接合不良之產生。
如圖2(d)所示般，除去成長基板76。例如磨削成長基板且進行旋轉蝕刻。藉此，可於支持基板70側殘留發光層等積層體而將成長基板76除去。其後，藉由將積層體之一部分蝕刻除去，而將所殘留之積層體形成為所需之形狀。而且，於n型半導體層20之表面設置凹凸來設置光出射面20a。
如圖2(e)所示般，其後，於半導體層(n型半導體層20、p型半導體層30及發光層25)之側面(與Z軸方向交叉之面)形成鈍化膜75。
如圖2(f)所示般，其後形成墊電極72及背面電極71。如此，完成半導體發光元件100。再者，圖2中，通孔20v僅示有1個，由此，接觸部20c為1，但通孔20v亦可為複數個，即接觸部20c亦可為複數個。又，設置於接觸部20c之間隔件61僅為1個，但亦可設置複數個。
圖3係例示第1實施形態之半導體發光元件之製造步驟之模式性之剖面圖，且係將圖2(c)中所示之圖之一部分放大而例示。
如圖3所示般，第4金屬層12a具有與第3金屬層11a對向之面12p、及面12p之相反側之面12q。面12q為與形成於支持基板70之第2嵌入金屬(金屬層12b)接合之接合面。該面12q於Z軸方向產生階差。若該階差較大，則存在如下情況，即於接合時產生較大之間隙，即便於接合時第4金屬層12a及金屬層12b熔融亦無法填埋間隙，從而產生接合不良。於產生接合不良之情形時，例如於將成長基板76除去之步驟中，存在無法完全承受GaN層之應力而導致通孔20v之半導體層20剝落之情形。
實施形態中，於n型半導體層20上設置有間隔件61。其後，於露出於間隔件61間之n型半導體層20上、及間隔件61上，成膜n側電極層50、第2金屬層51及第3金屬層11a。間隔件61間對應於n側電極層50之厚度、第2金屬層51之厚度及第3金屬層11a之厚度而被填埋。因此，第3金屬層11a之與第4金屬層12a相接之面，實質上位於與n型半導體層20隔開間隔件61之厚度量之距離之位置，因此，形成於第3金屬層11a上之第4金屬層12a之面12q使階差實質上縮小間隔件61之厚度之程度。藉此，可抑制接合不良。
該例中，間隔件61係與絕緣層60同時地形成。該情形時，間隔件61包含氧化矽或氮化矽中之至少任一者。間隔件61之厚度(沿Z軸方向之長度)為絕緣層60之厚度(沿Z軸方向之長度)之0.9倍以上且為該絕緣層60之厚度之1.1倍以下。例如，間隔件61之厚度與絕緣層60之厚度實質上相同。
圖4(a)~圖4(e)係表示第1實施形態之半導體發光元件之間隔件之形狀之一例之模式性的俯視圖。
圖4(a)~圖4(e)係自Z軸方向觀察間隔件61之圖，即例示平面形 狀。
如圖4(a)~圖4(c)所示般，該例中，間隔件61於與Z軸方向交叉之平面內設置有複數個，且相互分開而週期性地配置。
若各間隔件61之寬度(沿與Z軸方向交叉之平面內之方向之長度)過短，則難以形成間隔件61。若各間隔件61之寬度過大，則n觸點總面積(例如n側電極層50與n型半導體層20接觸之面積)減少，從而電極之電阻升高。例如，各間隔件61之寬度較佳為1μm以上且為3μm以下。
如上述般，於相鄰之複數個間隔件61彼此之間埋有n側電極層50、第2金屬層51a及第3金屬層11a。n側電極層50、第2金屬層51a及第3金屬層11a之成膜中之階梯覆蓋例如為0.7~1.0。考慮到該等情況，相鄰之複數個間隔件61彼此之間之距離，較理想為例如n側電極層50之厚度、第2金屬層51a之厚度及第3金屬層11a之厚度之合計之1.4倍以上且為該合計厚度之2.0倍以下。若考慮第3金屬層11a之厚度，則相鄰之複數個間隔件61彼此之間之距離，較理想為例如n側電極層50之厚度與第2金屬層51a之厚度之合計之1.5倍以上且為該合計厚度之3.5倍以下。
例如，n側電極層50之厚度係沿相對於間隔件61與n側電極層50相接之面而垂直之方向之n側電極層50之長度。例如，第2金屬層51a之厚度係沿相對於n側電極層50與第2金屬層51a相接之面而垂直之方向之第2金屬層51a之長度。例如，第3金屬層11a之厚度係沿相對於第2金屬層51a與第3金屬層11a相接之面而垂直之方向之第3金屬層11a之長度。
例如，複數個間隔件61較理想為實質上等間隔地配置。例如，於圖4(a)~圖4(c)所示之例中，某間隔件61間之距離為其他間隔件61間之距離之0.9倍以上且為1.1倍以下。
如圖4(a)所示般，例如亦可將複數個間隔件61之各者於X-Y平面內以位於等邊三角形之頂點位置之方式配置。
如圖4(b)所示般，例如亦可將複數個間隔件61各者之平面形狀設為直線狀而週期性地配置。
如圖4(c)所示般，例如間隔件61各者之平面形狀亦可呈同心圓狀形成有複數個。即，相對於1個環狀之間隔件61而呈同心圓狀地設置較其大之其他環狀之間隔件61。間隔件61間之距離配置為固定。
如圖4(d)及圖4(e)所示般，間隔件61具有複數個開口部。開口部之形狀亦可為圓形、四邊形狀等各種形狀，但較佳為於1個間隔件61中為相同之開口形狀，且較佳為開口部等間隔或者週期性地或者規則性地配置。
於圖4(d)所示之例中，間隔件61之平面形狀係相對於圖4(a)所示之間隔件61之平面形狀而交替設置間隔件61之部分與未設置間隔件61之部分的形狀。即，間隔件61之複數個開口部於X-Y平面內，以位於等邊三角形之頂點位置之方式配置。於圖4(e)所示之例中，例如於X-Y平面內，間隔件61設為網狀。
如此，於與Z軸方向交叉之平面內，亦可連續設置間隔件61。
如此，間隔件61可進行各種變化。可藉由設置間隔件61而抑制接合不良之產生。
(第2實施形態)
圖5係例示第2實施形態之半導體發光元件之一部分之模式性之剖面圖。
如圖5所示般，於半導體發光元件101中，複數個間隔件62之各者包含材料不同之雙層積層構造，即包含第1層63a與第2層63b。第2層63b設置於第1層63a與n側電極層50之間。
例如，第1層63a可於對如圖2(b)所示之p型半導體層30進行蝕刻 之步驟中形成。藉由對應於間隔件61之佈局對p型半導體層30進行蝕刻而形成第1層63a。例如，p型半導體層30之一部分成為第1層63a。第1層63a包含p型半導體層30中所含之材料。例如，第1層63a包含p型GaN。第1層63a亦可包含發光層25之一部分，又亦可包含n型半導體層20之一部分。
例如，第2層63b可與絕緣層60同時地形成。例如，與第1實施形態之說明同樣地，形成絕緣膜60a並將絕緣膜60a圖案化而形成絕緣層60。於該圖案化時，對準設置有第1層63a之位置而將絕緣膜60a圖案化。藉此，於第1層63a上形成第2層63b。例如，第2層63b包含絕緣層60中所含之材料。例如，第2層63b包含氧化矽及氮化矽中之至少任一者。
如此，可藉由設置間隔件62而使第4金屬層12a之階差變得更小。藉此，可進一步抑制接合不良，從而可提供可靠性較高之半導體發光元件。
再者，本說明書中，「垂直」不僅指嚴格之垂直，亦為包含例如製造步驟中之偏差等者，只要實質上垂直即可。
以上，參照具體例對本發明之實施形態進行了說明。然而，本發明之實施形態並不限定於該等具體例。例如，關於第1金屬層、n型半導體層、p型半導體層、發光層、p側電極層、絕緣層等各要素之具體構成，只要本技藝者藉由自周知之範圍適當選擇而能同樣地實施本發明，並能獲得同樣之效果，則亦包含於本發明之範圍內。
又，將各具體例之任意2個以上之要素於技術上可行之範圍加以組合而得者，只要包含本發明之要旨則亦包含於本發明之範圍內。
此外，本技藝者以上述之作為本發明之實施形態之半導體發光元件為基礎而可適當變更設計來實施之所有半導體發光元件，只要包含本發明之要旨則亦屬於本發明之範圍內。
此外，於本發明之思想範疇中，只要為本技藝者即能想到各種變更例及修正例，且知道該等變更例及修正例亦屬於本發明之範圍內。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為例示而提出者，並未意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之要旨之範圍進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或要旨，並且包含於申請專利範圍所記載之發明及其均等之範圍。
10‧‧‧第1金屬層
20‧‧‧n型半導體層(第1半導體層)
20a‧‧‧光出射面
20c‧‧‧接觸部
20v‧‧‧通孔
25‧‧‧發光層
30‧‧‧p型半導體層(第2半導體層)
40‧‧‧p側電極層(第1電極層)
41‧‧‧保護電極
50‧‧‧n側電極層(第2電極層)
51‧‧‧第2金屬層
60‧‧‧絕緣層
61‧‧‧間隔件
70‧‧‧支持基板
71‧‧‧背面電極
72‧‧‧墊電極
75‧‧‧鈍化膜
76‧‧‧成長基板
80‧‧‧槽
100‧‧‧半導體發光元件
X、Y、Z‧‧‧軸

Claims (15)

  1. 一種半導體發光元件，其包括：第1導電型之第1半導體層；第2導電型之第2半導體層；發光層，其設置於上述第1半導體層與上述第2半導體層之間；第1電極層，其設置於與上述發光層所設置之側為相反側之上述第2半導體層之一部分上；第2電極層，其設置於與上述發光層所設置之側為相同之側之上述第1半導體層之一部分上；絕緣層，其覆蓋上述第1電極層，並且設置於上述第1電極層與上述第2電極層之間；基板；及第1金屬層，其形成於上述基板與上述絕緣層及上述第2電極層之間；且上述第2電極層於藉由上述絕緣層包圍周圍之區域內，包括與上述第1半導體層相接之第1部分、及與上述第1半導體層隔開間隔而形成之第2部分。
  2. 如請求項1之半導體發光元件，其中上述第1金屬層包含錫、銦及鉍中之至少任一者。
  3. 如請求項1或2之半導體發光元件，其中上述第2電極層具有藉由上述絕緣層而包圍周圍之複數個區域。
  4. 如請求項1或2之半導體發光元件，其中於上述第1半導體層與上述第2電極層之上述第2部分之間具備間隔件。
  5. 如請求項4之半導體發光元件，其中上述間隔件包含氧化矽及氮 化矽中之至少任一者。
  6. 如請求項4之半導體發光元件，其中於上述第1半導體層與上述第2半導體層之積層方向上，上述間隔件之厚度為上述絕緣層之厚度之0.9倍以上且為該絕緣層之厚度之1.1倍以下。
  7. 如請求項4之半導體發光元件，其中上述間隔件包括：第1層，其包含上述第1半導體層中所含之材料；及第2層，其設置於上述第1層與上述第2電極層之間，且包含上述絕緣層中所含之材料。
  8. 如請求項4之半導體發光元件，其中上述間隔件係週期性地設置有複數個。
  9. 如請求項8之半導體發光元件，其中上述複數個間隔件之各者為環狀。
  10. 如請求項8之半導體發光元件，其中上述複數個間隔件之各者配置於等邊三角形之頂點。
  11. 如請求項8之半導體發光元件，其更包括第2金屬層，其設置於上述絕緣層與上述第1金屬層之間、及上述第2電極層與上述第1金屬層之間。
  12. 如請求項11之半導體發光元件，其中相鄰之上述複數個間隔件彼此之間之距離，為上述第2電極層之厚度與上述第2金屬層之厚度之合計之1.5倍以上且為該合計厚度之3.5倍以下。
  13. 如請求項4之半導體發光元件，其中上述間隔件具有複數個開口部。
  14. 如請求項1或2之半導體發光元件，其中上述第1金屬層包含含有第1金屬與第2金屬之合金、及含有第1金屬與第2金屬之金屬間化合物中之至少任一者，且上述第1金屬包含錫、銦及鉍中之至少任一者， 上述第2金屬包含鎳、鈷、銅及金中之至少任一者。
  15. 如請求項1或2之半導體發光元件，其中上述第1電極層被保護電極層覆蓋。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI440210B (zh) 2007-01-22 2014-06-01 Cree Inc 使用發光裝置外部互連陣列之照明裝置及其製造方法
US11251348B2 (en) 2011-06-24 2022-02-15 Creeled, Inc. Multi-segment monolithic LED chip
US11792898B2 (en) 2012-07-01 2023-10-17 Ideal Industries Lighting Llc Enhanced fixtures for area lighting
US11160148B2 (en) 2017-06-13 2021-10-26 Ideal Industries Lighting Llc Adaptive area lamp
KR20160037060A (ko) * 2014-09-26 2016-04-05 서울바이오시스 주식회사 발광소자 및 그 제조 방법
JP6545981B2 (ja) 2015-03-12 2019-07-17 アルパッド株式会社 半導体発光装置
WO2017065545A1 (en) * 2015-10-16 2017-04-20 Seoul Viosys Co., Ltd. Compact light emitting diode chip and light emitting device including the same
US10529696B2 (en) 2016-04-12 2020-01-07 Cree, Inc. High density pixelated LED and devices and methods thereof
US10734363B2 (en) 2017-08-03 2020-08-04 Cree, Inc. High density pixelated-LED chips and chip array devices
WO2019028314A1 (en) 2017-08-03 2019-02-07 Cree, Inc. HIGH DENSITY PIXELIZED LED CHIPS AND NETWORK DEVICES AND METHODS OF MANUFACTURE
KR102501208B1 (ko) * 2018-02-09 2023-02-17 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자 및 이를 포함하는 반도체 소자 제조방법
US10529773B2 (en) 2018-02-14 2020-01-07 Cree, Inc. Solid state lighting devices with opposing emission directions
JP7054430B2 (ja) * 2018-04-26 2022-04-14 日亜化学工業株式会社 発光素子
EP3561884A1 (en) * 2018-04-26 2019-10-30 Nichia Corporation Light-emitting device
JP7096489B2 (ja) 2018-09-20 2022-07-06 日亜化学工業株式会社 半導体素子の製造方法
US10903265B2 (en) 2018-12-21 2021-01-26 Cree, Inc. Pixelated-LED chips and chip array devices, and fabrication methods
WO2021087109A1 (en) 2019-10-29 2021-05-06 Cree, Inc. Texturing for high density pixelated-led chips
US11437548B2 (en) 2020-10-23 2022-09-06 Creeled, Inc. Pixelated-LED chips with inter-pixel underfill materials, and fabrication methods
WO2023235312A1 (en) * 2022-06-01 2023-12-07 Creeled, Inc. Interconnect structures for improved light-emitting diode chip performance

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135834A (ja) * 1997-10-27 1999-05-21 Matsushita Electric Ind Co Ltd 発光ダイオード装置及びその製造方法
US6777254B1 (en) * 1999-07-06 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7824937B2 (en) * 2003-03-10 2010-11-02 Toyoda Gosei Co., Ltd. Solid element device and method for manufacturing the same
WO2005091388A1 (en) 2004-03-18 2005-09-29 Matsushita Electric Industrial Co., Ltd. Nitride based led with a p-type injection region
JP2006086469A (ja) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体発光装置、照明モジュール、照明装置及び半導体発光装置の製造方法
JP2007080996A (ja) * 2005-09-13 2007-03-29 Sony Corp ＧａＮ系半導体発光素子及びその製造方法
JP5123269B2 (ja) * 2008-09-30 2013-01-23 ソウル オプト デバイス カンパニー リミテッド 発光素子及びその製造方法
KR20110084523A (ko) * 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011066297A (ja) 2009-09-18 2011-03-31 Fuji Xerox Co Ltd 電極コンタクト構造、自己走査型発光素子アレイ
CN104733540B (zh) * 2009-10-09 2019-11-12 株式会社半导体能源研究所 半导体器件
KR101415684B1 (ko) * 2011-07-07 2014-08-07 엘지디스플레이 주식회사 유기전계 발광소자용 기판 및 그 제조 방법
JP2013030634A (ja) 2011-07-28 2013-02-07 Showa Denko Kk 半導体発光素子
KR101830719B1 (ko) * 2011-09-01 2018-02-21 엘지이노텍 주식회사 발광 소자

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Publication number Publication date
JP2015173177A (ja) 2015-10-01
US20150263236A1 (en) 2015-09-17
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