TWI520372B

TWI520372B - 發光元件及其製造方法

Info

Publication number: TWI520372B
Application number: TW102124330A
Authority: TW
Inventors: 黃建富; 詹燿寧; 徐子傑; 陳怡名; 邱新智; 呂志強; 許嘉良; 張峻賢
Original assignee: 晶元光電股份有限公司
Priority date: 2013-07-05
Filing date: 2013-07-05
Publication date: 2016-02-01
Also published as: TW201503404A

Description

發光元件及其製造方法

本發明係關於一種發光元件及其製造方法；特別是關於一種增加半導體疊層的利用之發光元件及其製造方法。

發光二極體(Light-Emitting Diode；LED)具有耗能低、操作壽命長、防震、體積小、反應速度快以及輸出的光波長穩定等特性，因此適用於各種照明用途。如圖1所示，目前發光二極體晶片之製作，係在一基板101上形成發光疊層(圖未示)，再形成切割道103v,103h而分割出複數之發光二極體晶片102。然而目前複數之發光二極體晶片102之分割大多係以雷射光切割，而受限於雷射光光束之尺寸(beam size)以及切割時易形成副產物(byproduct)造成漏電情形，切割道103v,103h之寬度D在設計上均至少必須維持20μm以上。若可節省此切割道103v,103h之面積，大約可增加25%的發光疊層面積。

本發明係揭露一種發光元件之製造方法，包括：提供一第一基板及複數個半導體疊層塊於上述第一基板上，各上述複數個半導體疊層塊包括一第一電性半導體層、一發光層位於上述第一電性半導體層之上、以及一第二電性半導體層位於上述發光層之上，其中該第一基板上更包括一分隔道分隔兩相鄰之半導體疊層塊且上述分隔道具有一寬度小於10μm；以及實行一第一分離步驟，包括分離上述複數之半導體疊層塊中之一第一半導體疊層塊與上述第一基板，且上述第一基板存留有一第二半導體疊層塊。

101‧‧‧基板

102‧‧‧發光二極體晶片

103v,103h‧‧‧切割道

D‧‧‧切割道寬度

201‧‧‧第一基板

202‧‧‧半導體疊層

202a‧‧‧第一電性半導體層

202b‧‧‧發光層

202c‧‧‧第二電性半導體層

211‧‧‧第一犧牲層

212‧‧‧分隔道

221‧‧‧第二基板

231,232,233,234及235‧‧‧半導體疊層塊

d‧‧‧分隔道之寬度

231e1‧‧‧第一電極

231e2‧‧‧第二電極

240‧‧‧介電層

241‧‧‧雷射光

301‧‧‧第一基板

302‧‧‧半導體疊層

331,333‧‧‧半導體疊層塊

331e1,333e1及335e1‧‧‧第一電極

331e2,333e2及335e2‧‧‧第二電極

340‧‧‧介電層

361‧‧‧元件基板

361TE1,361TE2‧‧‧穿孔電極

361E1,361E2‧‧‧圖形化之金屬層

361S1,361S2,361S3及361S4‧‧‧圖形化之金屬層

602‧‧‧半導體疊層

602a‧‧‧第一電性半導體層

602b‧‧‧發光層

602c‧‧‧第二電性半導體層

611‧‧‧第一犧牲層

621,621’‧‧‧第二基板

621T1,621T1’‧‧‧第一穿孔

621T2,621T2’‧‧‧第二穿孔

622TE1,622TE1’‧‧‧第一穿孔電極

622TE2,622TE2’‧‧‧第二穿孔電極

631E1,631E1’‧‧‧第一導電連接線

631E2,631E2’‧‧‧第二導電連接線

632‧‧‧半導體疊層塊

640‧‧‧絕緣層

641,641’‧‧‧透明封裝材料

701‧‧‧第一基板

702‧‧‧半導體疊層

702a‧‧‧第一電性半導體層

702b‧‧‧發光層

702c‧‧‧第二電性半導體層

711‧‧‧第一犧牲層

721‧‧‧第二基板

721T‧‧‧穿孔

721TE‧‧‧第一穿孔電極

722EE及722E‧‧‧電極

731,732,733及734‧‧‧半導體疊層塊

791,792‧‧‧導電氧化層

793‧‧‧反射金屬層

794‧‧‧歐姆接觸金屬層

795‧‧‧絕緣層

第1圖所示為傳統製作發光二極體晶片之基板。

第2A至2E圖所示為本發明之發光元件之製造方法所使用之一分離方法之實施例。

第2F圖所示為本發明之發光元件之製造方法之第一實施例之中間步驟。

第3A圖至3F圖所示為本發明之發光元件之製造方法之第一實施例(並聯情形)。

第4圖所示為本發明之發光元件之製造方法之第一實施例(並聯情形)。

第5圖所示為本發明之發光元件之製造方法之第一實施例(串聯情形)。

第6A至6B圖所示為本發明之發光元件之製造方法之第二實施例。

第6C至6D圖所示為本發明之發光元件之製造方法之第三實施例。

第7A至7G圖所示為本發明之發光元件之製造方法之第四實施例。

第7H至7K圖所示為本發明之發光元件之製造方法之第五實施例。

圖2A至2E顯示為本發明之發光元件之製造方法所使用之一分離方法之實施例。圖3至圖5顯示本發明之發光元件之製造方法之第一實施例，其中圖3A至3F、及圖4顯示複數之半導體疊層塊之並聯所形成之發光元件；而圖5則顯示複數之半導體疊層塊之串聯所形成之發光元件。

在圖2A中，於第一基板201上形成一半導體疊層202，此半導體疊層202包括一第一電性半導體層202a；一發光層202b位於第一電性半導體層202a之上；以及一第二電性半導體層202c位於發光層202b之上。第一電性半導體層202a和第二電性半導體層202c電性相異，例如第一電性半導體層202a是n型半導體層，而第二電性半導體層202c是p型半導體層。第一電性半導體層202a、發光層202b、及第二電性半導體層202c為III-V族材料所形成，例如為磷化鋁鎵銦(AlGaInP)系列材料或氮化鋁鎵銦(AlGaInN)系列材料。在圖2B中，實施一圖形化步驟，形成寬度為d之分隔道212，而半導體疊層202被圖形化成複數之半導體疊層塊231,232,233,234及235。即兩相鄰之半導體疊層塊係被分隔道212隔開。而為了增加半導體疊層202的利用面積，分隔道之寬度d可以儘量縮小，例如小於20μm，更佳的是小於10μm，在一實施例中，分隔道之寬度d小於5μm。而上述之圖形化一般是指經覆蓋光阻並曝光顯影後加以蝕刻之製程。但圖形化之方法並不限於此，其他方法，例如以雷射直接切割半導體疊層202亦為一實施例。另外，上述複數之半導體疊層塊於圖形化後各具有一上視形狀，且此上視形狀可以包含菱行、正方形、長方形、三角形、或圓形。值得注意的是，上述半導體疊層202可能係在第一基板201上所成長，即第一基板201是半導體疊層之成長基板；但也可能半導體疊層202在另一成長基板形成後，經移轉技術而將半導體疊層移轉至此第一基板201上，於此情形時，半導體疊層202與第一基板201間可能更包括一黏結層(圖未示)。移轉技術為熟悉此技術領域之人士所習知，在此不予贅述。或者，在另一實施例中，半導體疊層202係在另一成長基板形成且被圖形化成上述複數之半導體疊層塊231,232,233,234及235之後，才經移轉技術而將這些半導體疊層塊231,232,233,234及235移轉至此第一基板201上，形成圖2B之情形，同樣地，於此情形時，半導體疊層塊231,232,233,234及235與第一基板201間可能更包括一黏結層(圖未示)。接著，在欲移離之半導體疊層塊上形成一第一犧牲層211以利實行分離步驟，在本實施例中，欲移離之半導體疊層塊為半導體疊層塊232及234。此第一犧牲層211之形成可以是先在整個第一基板201上形成一整層第一犧牲層211之材料後，再以黃光及蝕刻製程選擇性地在欲移離之半導體疊層塊232及234上存留下此第一犧牲層211。值得注意的是，熟悉此技術領域之人士亦了解，在製程順序上，也可以是先在欲移離之半導體疊層塊232及234之位置上形成此第一犧牲層211後，才以另一黃光及蝕刻製程以完成前述之半導體疊層202之圖形化成複數之半導體疊層塊231,232,233,234及235之步驟。第一犧牲層211之材料可以是導電材料或非導電材料，導電材料例如是金屬氧化物、金屬、或合金，其中金屬氧化物可以例如是氧化銦錫(ITO)、氧化銦(InO)、氧化錫(SnO)、氧化鎘錫(CTO)、氧化銻錫(ATO)、氧化鋅(ZnO)；金屬可以例如是鋁、金、鉑、鋅、銀、鎳、鍺、銦、錫、鈦、鉛、銅、鈀；而合金可以例如是上述金屬之合金；非導電材料例如是高分子材料、氧化物、或氮化物(SiNx)，其中高分子材料可以例如是BCB、Epoxy等高分子材料；氧化物可以例如是氧化矽(SiO₂)及氧化鋁(Al₂O₃)；氮化物可以例如是氮化矽(SiNx)。上述第一犧牲層211之材料的選擇可由熟悉此技術領域之人士視後續製程及產品需要導電與否及需要透光與否而選擇採用。在圖2C中，實行分離步驟，包括：提供一第二基板221，並將第二基板221與第一犧牲層211接合；第二基板221可以是透明基板或不透明基板，透明基板例如是玻璃，藍寶石(Al₂O₃)，CVD鑽石；不透明基板例如是矽(Si)基板、氮化鋁(AlN)、陶瓷基板。上述第二基板221之材料的選擇可由熟悉此技術領域之人士視後續製程及產品需要透光與否及需要導電與否而選擇採用。之後，如圖2D所示，將欲移離之半導體疊層塊232及234與第一基板201分離。在實施上述步驟時，可在欲移離之半導體疊層塊232及 234與第一基板201之界面施以一雷射光241照射，以使半導體疊層塊232及234與第一基板201較易分離。又如前所述，半導體疊層202亦可能係在另一成長基板形成後，再經移轉技術而移轉至第一第一基板201上，於此情形時，亦可在半導體疊層202移轉至第一基板201時，選擇性地在欲移離之半導體疊層塊232及234之位置上，先形成與第一基板201間之一犧牲層(圖未示)，此犧牲層可選擇本身材料較脆弱或與第一基板201之接合力較弱之材料，如此可在欲移離之半導體疊層塊232及234與第一基板201分離時，使欲移離之半導體疊層塊232及234與第一第一基板201較易分離。

圖2E則顯示實行分離步驟後，半導體疊層塊232及234與第一基板201分離之情形，而第一基板201則保留有半導體疊層塊231,233及235。值得注意的是，第二基板221及其上之半導體疊層塊232及234，或第一基板201及其上之半導體疊層塊231,233及235，兩者均可以在下述之本發明之發光元件之製造方法之實施例中被使用。

參考圖2F，接續上述圖2A至2E所顯示之分離方法，以第一基板201及其上之半導體疊層塊231,233及235為例示說明本發明之發光元件之製造方法之第一實施例，其形成方法更包含：在半導體疊層塊231及233上分別形成一個第一電極231e1對應地電性連接半導體疊層塊231及233之第一電性半導體層202a，且在半導體疊層塊231及233上分別形成一個第二電極231e2對應地電性連接半導體疊層塊231及233之第二電性半導體層202c。其中製程方法可以是先對半導體疊層塊231及233等施以一蝕刻製程以曝露部份各半導體疊層塊至其第一電性半導體層202a。其後於第一基板201上形成介電層240，再以圖形化定義出第一電極231e1及第二電極231e2之位置於介電層240中，最後再形成上述複數之第一電極231e1及複數之第二電極231e2，其形成方法例如以金屬蒸鍍或電鍍填入金屬材料於介電層240中第一電極231e1及第二電極231e2之位置後再以化學研磨(CMP)除去鍍於介電層240上多餘之金屬材料。

圖3A至3C之元件在結構及材料等等均與圖2F所示相同或相似，故相同或相似元件代碼僅將第一碼由”2”改為”3”。圖3A中顯示提供第一基板301上具有一半導體疊層302，而在圖3B中，半導體疊層302經上述分離方法，存留有半導體疊層塊331，333及335等半導體疊層塊於第一基板301上，同樣須注意的是，為說明方便，以下僅以半導體疊層塊331及333為主進行說明。圖3C則示意了如同上述圖2F之結果，包括形成介電層340及複數之第一電極331e1及複數之第二電極331e2。

圖3D至3F則顯示本實施例在元件基板之製造方法，此元件基板用以與上述圖3C之第一基板301對接以形成本實施例最終結果之發光元件。在圖3D中顯示提供元件基板361，接著在圖3E中元件基板361形成兩穿孔電極361TE1及361TE2，每一穿孔電極係由一穿孔及填充於其內之導電物質所構成，此兩穿孔電極361TE1及361TE2用以提供本發明所揭示之發光元件輸入外接電源。在圖3F中顯示在元件基板361上，形成圖形化之金屬層361E1及361E2 分別與兩穿孔電極361TE1及361TE2電性連接，以達成本實施例中複數之半導體疊層塊之並聯。在另一實施例中，圖形化之金屬層361E1及361E2與兩穿孔電極361TE1及361TE2係同一導電物質構成，即形成圖形化之金屬層361E1及361E2之導電物質於形成時亦同時填入兩穿孔電極361TE1及361TE2之穿孔中。

圖4顯示本實施例之複數之半導體疊層塊之並聯之發光元件之製造方法，其係接續圖3C及圖3F。圖中(a)所示為前述圖3C中之第一基板301，將其翻轉180度後其情形如圖中(b)所示；圖中(c)所示為前述圖3F中之元件基板361；將圖中(b)之第一基板301與圖中(c)之元件基板361對位接合，形成本實施例最終結果之發光元件，如圖中(d)所示。圖(d)上方為其部份放大顯示。如放大部份所示，上述之對位接合係使圖形化之金屬層361E1與半導體疊層塊331及333之第一電極331e1接合，且金屬層361E2與半導體疊層塊331及333之第二電極331e2接合，故半導體疊層塊331及半導體疊層塊333等複數之半導體疊層塊形成並聯連接。

圖5顯示本實施例之複數之半導體疊層塊之串聯之發光元件之製造方法，同樣地，以圖3C及圖3F為基礎，圖中(a)所示為前述圖3C中之第一基板301，將其翻轉180度後其情形如圖中(b)所示；圖中(c)所示係為元件基板361，其上具有圖形化之金屬層361S1,361S2,361S3及361S4；兩穿孔電極361TE1及361TE2則設置於元件基板361中，且分別位於圖中圖形化之金屬層361S1及361S2下方，用以提供本發明所揭示之發光元件輸入外接電源。最後，如圖中(d) 所示，將圖中(b)之第一基板301與圖中(c)之元件基板361對位接合，形成本實施例之發光元件。圖中(d)下方為其部份放大顯示，如放大部份所示，上述之對位接合係使圖形化之金屬層361S1,361S2,361S3及361S4與半導體疊層塊331及333等複數之半導體疊層塊之第一電極331e1及第二電極331e2接合，故半導體疊層塊331及半導體疊層塊333等複數之半導體疊層塊形成串聯連接。

上述第一實施例之說明雖以圖2F為基礎，以圖2E中之第一基板201及其上之半導體疊層塊231及233為例示，但如同在圖2E中所提及，第二基板221及其上之半導體疊層塊232及234亦可為本發明之發光元件之製造方法之實施例所使用，故熟悉此技術領域之人士亦可基於上述之說明，以第二基板221及其上之半導體疊層塊232及234為基礎，而實施與上述第一實施例相同或類似之發光元件之製造，其情形不再贅述。

圖6A至圖6D顯示本發明之發光元件之製造方法之第二及第三實施例，其中圖6A及6B之第二實施例顯示當圖2E中之第二基板221為本實施例之發光元件之元件基板時之製造方法；而圖6C及圖6D之第三實施例則顯示使用其他基板為發光元件之元件基板時之製造方法。

圖6A係以圖2E第二基板221及其上之半導體疊層塊232為例示，須注意的是，圖6A中與圖2E相同之元件僅將第一碼由”2”改為”6”，其元件在結構及材料等等均與圖2E所示相同或相似。但與圖2E不同的是，本實施例揭示之第二基板621上更包括一第一穿孔電極622TE1及第二穿孔電極622TE2，其中第一穿孔電極622TE1係由第二基板621所具有之一第一穿孔621T1及填充於其內之一第一導電物質構成，而第二穿孔電極622TE2係由第二基板621所具有之一第二穿孔621T2及填充於其內之一第二導電物質構成。在一實施例中，第一導電物質與第二導電物質為相同材料。接著，進行一對位接合製程，以接合圖6A之半導體疊層塊632與第二基板621，使半導體疊層塊632位於第二基板621之第一穿孔電極622TE1及第二穿孔電極622TE2間。之後，對半導體疊層塊632施以一蝕刻製程以曝露部份半導體疊層塊632至其第二電性半導體層602c。接著，如圖6B中所示，形成一絕緣層640於半導體疊層塊632之側壁，用以提供後續形成之第一導電連接線631E1與半導體疊層塊632間之電性絕緣。之後，形成一第一導電連接線631E1及一第二導電連接線631E2，其中第一導電連接線631E1電性連接半導體疊層塊632中之第一電性半導體層602a及第一穿孔電極622TE1，第二導電連接線631E2電性連接半導體疊層塊632中之第二電性半導體層602c及第二穿孔電極622TE2。最後，形成一透明封裝材料641於第二基板621上並覆蓋半導體疊層塊632、第一導電連接線631E1、及第二導電連接線631E2。如此完成本發明第二實施例之發光元件，其中第一穿孔電極622TE1及第二穿孔電極622TE2用以提供本發明所揭示之發光元件輸入外接電源。

而圖6C及圖6D例示使用其他基板為發光元件之元件基板時之製造方法。圖6C中係以第二基板221及其上之半導體疊層塊 232及半導體疊層塊234為例示。本實施例雖例示同時利用複數之半導體疊層塊，例如半導體疊層塊232及半導體疊層塊234形成複數之發光元件之實施方法，故圖示中皆繪示了兩半導體疊層塊232及234，但實施時亦可以只針對單一半導體疊層塊232(或半導體疊層塊234)實施。第二基板221上接合有經前述分離步驟後分離自第一基板201之半導體疊層塊232(及/或半導體疊層塊234)。由於本實施例例示使用其他基板為發光元件之元件基板時之製造方法，故第二基板221在作用上是一暫時基板，而實施方法則包括提供一元件基板621’，此元件基板621’包括一第一穿孔電極622TE1’及第二穿孔電極622TE2’(須注意的是，本實施例亦例示同時利用複數之半導體疊層塊，例如半導體疊層塊232及半導體疊層塊234形成複數之發光元件之實施方法，故圖示中繪示了兩組第一穿孔電極622TE1’及第二穿孔電極622TE2’，係分別對應以供半導體疊層塊232及半導體疊層塊234之使用)，其中第一穿孔電極622TE1’係由元件基板621’所具有之一第一穿孔621T1’及填充於其內之一第一導電物質構成，而第二穿孔電極622TE2’係由元件基板621’所具有之一第二穿孔621T2’及填充於其內之一第二導電物質構成。在一實施例中，第一導電物質與第二導電物質為相同材料。接著，實施一對位接合，接合半導體疊層塊232(及/或半導體疊層塊234)與元件基板621’，使半導體疊層塊232(及/或半導體疊層塊234)位於元件基板621’之第一穿孔電極622TE1’及第二穿孔電極622TE2’間。之後，分離半導體疊層塊232(及/或半導體疊層塊234)於第二基板221；同樣地，在實施此步驟時，亦可在半導體疊層塊232(及/或半導體疊層塊234)與第一犧牲層211之界面施以一雷射光照射(圖未示)，以輔助半導體疊層塊232(及/或半導體疊層塊234)與第一犧牲層211之分離。

接著，如圖6D中所示，對半導體疊層塊232(及/或半導體疊層塊234)施以一蝕刻製程以曝露部份半導體疊層塊232(及/或半導體疊層塊234)至其第一電性半導體層202a。然後，形成一絕緣層640於半導體疊層塊232(及/或半導體疊層塊234)之側壁，用以提供後續形成之第二導電連接線631E2’與半導體疊層塊232(及/或半導體疊層塊234)間之電性絕緣；之後，形成一第一導電連接線631E1’及一第二導電連接線631E2’，其中第一導電連接線631E1’電性連接半導體疊層塊232(及/或半導體疊層塊234)中之第一電性半導體層202a及第一穿孔電極622TE1’，第二導電連接線631E2’電性連接半導體疊層塊232(及/或半導體疊層塊234)中之第二電性半導體層202c及第二穿孔電極622TE2’。最後，形成一透明封裝材料641’於元件基板621’上並覆蓋半導體疊層塊232(及/或半導體疊層塊234)、第一導電連接線631E1’、及第二導電連接線631E2’。如此完成本發明第三實施例之發光元件，其中第一穿孔電極622TE1’及第二穿孔電極622TE2’用以提供本發明所揭示之發光元件輸入外接電源。在實施方法係同時針對半導體疊層塊232及半導體疊層塊234實施之情形下，則包括進一步如圖中所示延著LL’線切割，得到複數之發光元件。

上述第二及第三實施例之說明雖以圖2E中之第二基板221及其上之半導體疊層塊232及/或半導體疊層塊234為例示，而如同在圖2E中所提及，第一基板201及其上之半導體疊層塊231及233亦可為本發明之發光元件之製造方法之實施例所使用，故熟悉此技術領域之人士亦可基於上述之說明，以第一基板201及其上之半導體疊層塊231及233為基礎，而實施與上述第一實施例相同或類似之發光元件之製造，其情形不再贅述。

圖7A至圖7G顯示本發明之發光元件之製造方法之第四實施例。接續利用上述圖2A至2E所顯示之分離方法，本第四實施例係以圖2E中之第二基板221及其上之半導體疊層塊232(及/或半導體疊層塊234)及第一基板201及其上之半導體疊層塊231(及/或半導體疊層塊233)為例示。

須說明的是，圖7A中與圖2E相同之元件僅將第一碼由”2”改為”7”，其元件在結構及材料等等均與圖2E所示相同或相似。圖7A中之第二基板721更包括一第一穿孔電極721TE，其中第一穿孔電極721TE係由第二基板721所具有之一第一穿孔721T及填充於其內之一第一導電物質構成。此外，接合第二基板721與第一犧牲層711時是一對位接合製程，以使半導體疊層塊732(及/或半導體疊層塊734)與第一穿孔電極721TE對位連接且形成電性連接。故如圖7A中所示，第二基板721上接合有經分離步驟後分離自第一基板701之半導體疊層塊732(及/或半導體疊層塊734)；第一基板701上經分離步驟後保留有半導體疊層塊731(及/或半導體疊層塊733)；接著，實施一第二接合步驟以對位接合半導體疊層塊732(及/或半導體疊層塊734)於半導體疊層塊731(及/或半導體疊層塊733)之上，其情形如圖7B中所示。須注意的是，本實施例亦例示同時形成複數之發光元件之實施方法，故圖示中繪示了兩組半導體疊層塊之接合，即半導體疊層塊732與半導體疊層塊731接合為一組，半導體疊層塊734與半導體疊層塊733為另一組；但實施時可以只針對上述組合中之任一單一組，或同時針對兩組實施(其後須施以切割以形成複數之發光元件，不再贅述說明)。

接著，分離半導體疊層塊731(及/或半導體疊層塊733)與第一基板701，其情形如圖7C所示，圖7D則顯示圖7C轉置180度之情形。須說明的是，為說明方便，圖7D中僅繪示圖7C中一組半導體疊層塊接合之情形。另外，如圖7E中所示，在實施上述第二接合步驟之前，亦可以選擇性地分別形成一導電氧化層791於半導體疊層塊731(及/或半導體疊層塊733)與導電氧化層792於半導體疊層塊732(及/或半導體疊層塊734)上。導電氧化層791或導電氧化層792可提供與半導體疊層塊之歐姆接觸及/或作為接合層，導電氧化層可以例如是氧化銦(InO)、氧化錫(SnO)、氧化鎘錫(CTO)、氧化銻錫(ATO)、氧化鋅(ZnO)。在本實施例中，導電氧化層791及導電氧化層792均提供接合層之功能，而導電氧化層791尚提供與半導體疊層塊731(及/或半導體疊層塊733)之歐姆接觸。此外，亦可選擇地形成一金屬層於半導體疊層塊731(及/或半導體疊層塊733)與半導體疊層塊732(及/或半導體疊層塊734)中至少之一上，此金屬層可提供與半導體疊層塊之歐姆接觸及/或提供反射之功能。如圖7E中所示，在本實施例中，在形成上述導電氧化層792於半導體疊層塊732(及/或半導體疊層塊734)前，先形成歐姆接觸金屬層794及反射金屬層793於半導體疊層塊732(及/或半導體疊層塊734)上，歐姆接觸金屬層794提供與半導體疊層塊732(及/或半導體疊層塊734)之歐姆接觸，例如為鍺化金(GeAu)，而反射金屬層793提供反射鏡之功能，例如為銀(Ag)。此外，歐姆接觸金屬層794及反射金屬層793可以是金屬或合金，金屬可以例如是鋁、金、鍺、鉑、鋅、銀、鎳、鍺、銦、錫、鈦、鉛、銅、鈀；而合金可以例如是上述金屬之合金。而藉由上述導電氧化層791及導電氧化層792將半導體疊層塊731(及/或半導體疊層塊733)與半導體疊層塊732(及/或半導體疊層塊734)接合，且將第一基板701分離後，其轉置180度之情形如圖7F所示，同樣地，為說明方便，圖7F中僅繪示圖7E中一組半導體疊層塊接合之情形。

接著，本實施例接續圖7F進行說明(應注意的是，在其他實施例中，也可以接續圖7D而進行以下製程)，如圖7G中所示，在半導體疊層塊731及半導體疊層塊732側壁形成一絕緣層795。然後，形成一電極722EE及722E於第二基板721上且電性連接半導體疊層塊731之第一電性半導體層702a。上述絕緣層795提供電極722EE及722E與半導體疊層塊731及半導體疊層塊732間之電性絕緣。如此，完成本發明第四實施例之發光元件，此發光元件由於包含半導體疊層塊731及半導體疊層塊732，為一雙接合面之發光元件，並且電極722EE及722E及第一穿孔電極721TE用以提供本發明所揭示之發光元件輸入外接電源。

圖7H至圖7K例示本發明之發光元件之製造方法之第五實施例，此第五實施例係上述第四實施例之變化形。在本實施例中，接續利用上述圖2A至2E所顯示之分離方法，先實施一第二接合步驟，即先以圖2E中之第二基板221上之半導體疊層塊232(及/或半導體疊層塊234)與第一基板201上之半導體疊層塊231(及/或半導體疊層塊233)進行對位接合，其情形如圖7H中所示。接著，如圖7I所示，使半導體疊層塊232(及/或半導體疊層塊234)與第二基板221分離。之後可接合一元件基板於半導體疊層塊232(及/或半導體疊層塊234)，以作為發光元件之元件基板。在另一實施例中，亦可以是移除第一基板201以使半導體疊層塊231(及/或半導體疊層塊233)與第一基板201分離，並將元件基板接合於接合半導體疊層塊231(及/或半導體疊層塊233)。之後，如上所述，於圖7J中，提供一第二基板721以作為發光元件之元件基板，此第二基板721包括一第一穿孔電極721TE，其中第一穿孔電極721TE係由第二基板721所具有之一第一穿孔721T及填充於其內之一第一導電物質構成。接著，實施一第三接合步驟，以對位接合半導體疊層塊232(及/或半導體疊層塊234)於此第二基板721，如圖7J所示使半導體疊層塊232(及/或半導體疊層塊234)與第二基板721之第一穿孔電極721TE對位連接且形成電性連接。最後，使半導體疊層塊231(及/或半導體疊層塊233)與第一基板201分離，並如圖7G中所說明地形成絕緣層795及電極722EE及722E，得到如圖7K之發光元件。須注意的是，於圖7H中進行第二接合步驟之對位接合前，即半導體疊層塊232(及/或半導體疊層塊234)與半導體疊層塊231(及/或半導體疊層塊233)進行對位接合前，如同圖7E中之說明，同樣可以選擇性地分別形成一導電氧化層於半導體疊層塊231(及/或半導體疊層塊233)與半導體疊層塊232(及/或半導體疊層塊234)上；且亦可選擇地形成一金屬層於半導體疊層塊231(及/或半導體疊層塊233)與半導體疊層塊232(及/或半導體疊層塊234)中至少之一上，其詳細已如上說明，不再贅述。另外，如同在圖7I中所提及，在另一實施例，所實施的亦可以是使半導體疊層塊231(及/或半導體疊層塊233)與第一基板201分離，被移除的是第一基板201，而後續在圖7J中實施之第三接合步驟則為對位接合半導體疊層塊231(及/或半導體疊層塊233)於第二基板721，並接著使半導體疊層塊232(及/或半導體疊層塊234)與第二基板221分離。

於上述各不同實施例中，具有相同功用之元件於各實施例雖具有不同之圖示標號，其具有之物理、化學、或電學等特性，除非於各別實施例有特別限定，應認為具有相同或類似相關特性，而勿須於各實施例一一贅述。

上述實施例僅為例示性說明本發明之原理及其功效，而非用於限制本發明。任何本發明所屬技術領域中具有通常知識者均可在不違背本發明之技術原理及精神的情況下，對上述實施例進行修改及變化。因此本發明之權利保護範圍如後述之申請專利範圍所列。