JP6365263B2 - 半導体発光素子の製造方法 - Google Patents
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Description
本発明は、半導体積層体の表面に金属材料から成る電極を備えた半導体発光素子の製造方法に関する。
半導体発光素子は、基板上に、ｎ型半導体層とｐ型半導体層とを順次積層して形成された半導体積層体を備えており、この半導体積層体に通電することにより発光するように構成されている。半導体積層体には、通電に必要となる電極が形成され、またその表面は、短絡を防止するための絶縁体からなる保護膜で被覆される。このような半導体発光素子の製造では、複数個の素子を同時に製造する方法が採用されている。
一般的に、半導体発光素子の電極は、金属材料からなり、リフトオフ法を用いて形成される。まず電極を形成する半導体積層体の表面全体にフォトレジストを塗布し、フォトリソグラフフィ法によりフォトレジストの電極を形成する位置に窓を開ける。そして、半導体積層体の表面全体に金属層を成膜し、その後にリフトオフによりフォトレジスト上に成膜された金属層を除去することで、所定の位置に電極が形成される。
この方法により電極を形成すると、リフトオフを行った際に、電極のＡｇ（銀）などの材料がマイグレーションを起こし、半導体積層体の様々な位置に金属が析出するという問題があった。マイグレーションによる析出金属は、ｎ型半導体層とｐ型半導体層とを短絡させる原因になるため、可能な限りマイグレーションを防止することが必要であった。そのため、Ａｇのようにマイグレーションを起こしやすい金属は、電極用の材料として不適であるとされていた。
その反面、Ａｇは導電率と反射率とが共に高い材料であることから、半導体発光素子の発光効率向上のために、半導体発光素子の電極材料として使用することが強く望まれていた。
そこで、例えば、特許文献１に記載の半導体発光素子の製造方法では、ｎ型半導体層とｐ型半導体層とを導電体（導体層）により短絡させて、マイグレーション発生の要因となるｎ型半導体層とｐ型半導体層との間の電位差を解消している。そして、電位差を解消した状態で電極を形成することにより、電極のＡｇなどの材料のマイグレーションを防止している。
特許文献１に記載の技術では、ｎ型半導体層とｐ型半導体層との間の電位差を解消した後、ＩＴＯなどの導体層をエッチングで除去することにより、短絡を解消している。しかしながら、導体層をエッチングしたことで生じる金属材料などのパーティクルが半導体発光素子に付着する可能性があり、製造方法にさらに改善の余地があった。
前記課題を解決するために、本発明の実施形態に係る発光装置の半導体発光素子の製造方法は、基板上に導電型の異なる第１半導体層と第２半導体層とを順次積層した半導体積層体を形成する半導体積層体形成工程と、前記半導体積層体の一部を除去して前記第１半導体層を露出させ、前記第２半導体層が平面方向に延出した延出部を形成する延出部形成工程と、前記延出部において前記半導体積層体の一部の上面が露出するように、前記第１半導体層と前記第２半導体層とを接続する導体層を形成する導体層形成工程と、前記導体層形成工程の後、前記第１半導体層と電気的に接続する第１電極と、前記第２半導体層と電気的に接続する第２電極とを形成する電極形成工程と、前記第１電極及び第２電極を被覆する保護膜を形成する保護膜形成工程と、前記保護膜形成工程の後、前記延出部の前記導体層から露出した前記半導体積層体の一部を前記第１半導体層が露出するように除去する除去工程と、を含むことを特徴とする。
本発明の実施形態に係る半導体発光素子の製造方法によれば、第１半導体層と第２半導体層とを導体層で接続することで半導体層間における電位差がなくなり、電極を形成したときのマイグレーションを防止することができる。また、導体層をエッチングすることなく短絡を解消するため、導体層を除去したときに生じるパーティクルが生じることがなく、信頼性に優れた半導体発光素子を製造することができる。
以下、本発明に係る実施形態の一例となる半導体発光素子の製造方法について、図面を参照しながら説明する。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については、原則として同一もしくは同質の部材を示しており、詳細説明を適宜省略する。
［第１実施形態］
≪半導体発光素子≫
はじめに、第１実施形態に係る半導体発光素子について説明する。
図１（ａ）、（ｂ）に示すように、半導体発光素子１００は、ここでは、基板１と、基板１上に設けられた半導体積層体２と、半導体積層体２上に設けられた導体層３と、導体層３上に設けられた誘電体多層膜４と、誘電体多層膜４上に設けられた第１電極（ｎ側電極）５及び第２電極（ｐ側電極）６と、ｎ側電極５及びｐ側電極６を被覆する保護膜７と、保護膜７上に設けられた第１接合電極（ｎ側接合電極）８及び第２接合電極（ｐ側接合電極）９と、を主に備える。
≪半導体発光素子≫
はじめに、第１実施形態に係る半導体発光素子について説明する。
図１（ａ）、（ｂ）に示すように、半導体発光素子１００は、ここでは、基板１と、基板１上に設けられた半導体積層体２と、半導体積層体２上に設けられた導体層３と、導体層３上に設けられた誘電体多層膜４と、誘電体多層膜４上に設けられた第１電極（ｎ側電極）５及び第２電極（ｐ側電極）６と、ｎ側電極５及びｐ側電極６を被覆する保護膜７と、保護膜７上に設けられた第１接合電極（ｎ側接合電極）８及び第２接合電極（ｐ側接合電極）９と、を主に備える。
（基板）
基板１は、半導体積層体２をエピタキシャル成長させることができる基板材料で形成されればよく、大きさや厚さ等は特に限定されない。例えば、半導体積層体２をＧａＮなどの窒化物半導体を用いて形成する場合には、基板材料としては、Ｃ面、Ｒ面、Ａ面の何れかを主面とするサファイアやスピネル（ＭｇＡｌ2Ｏ4）のような絶縁性基板、またＳｉＣ、ＺｎＳ、ＺｎＯ、Ｓｉ、ＧａＡｓ、ダイヤモンド、及び窒化物半導体と格子接合するニオブ酸リチウム、ガリウム酸ネオジム等の酸化物基板が挙げられる。
基板１は、半導体積層体２をエピタキシャル成長させることができる基板材料で形成されればよく、大きさや厚さ等は特に限定されない。例えば、半導体積層体２をＧａＮなどの窒化物半導体を用いて形成する場合には、基板材料としては、Ｃ面、Ｒ面、Ａ面の何れかを主面とするサファイアやスピネル（ＭｇＡｌ2Ｏ4）のような絶縁性基板、またＳｉＣ、ＺｎＳ、ＺｎＯ、Ｓｉ、ＧａＡｓ、ダイヤモンド、及び窒化物半導体と格子接合するニオブ酸リチウム、ガリウム酸ネオジム等の酸化物基板が挙げられる。
（半導体積層体）
半導体積層体２は、導電型の異なる第１半導体層（ｎ型半導体層）２１と第２半導体層（ｐ型半導体層）２３とを基板１上に順次積層したものである。なお、ここでは、ｎ型半導体層２１とｐ型半導体層２３との間に活性層２２を備える。
本実施形態においては、半導体発光素子１００は、平面視で矩形状であり、半導体発光素子１００の外周端部において、半導体積層体２の上面から、ｐ型半導体層２３及び活性層２２のすべてと、ｎ型半導体層２１の一部が除去されている。これにより、半導体積層体２には、ｎ型半導体層２１の上面及び側面と、活性層２２の側面と、ｐ型半導体層２３の上面及び側面とで段差部５０（図３参照）が形成されている。
なお、半導体発光素子１００の外周端部とは、半導体発光素子１００の最外周の位置から、半導体発光素子１００の面内方向への所定位置までの領域である。
また、半導体積層体２は、半導体発光素子１００の面内において、上面からｐ型半導体層２３及び活性層２２のすべてと、ｎ型半導体層２１の一部が除去されて、穴部１１が形成されている。
半導体積層体２は、導電型の異なる第１半導体層（ｎ型半導体層）２１と第２半導体層（ｐ型半導体層）２３とを基板１上に順次積層したものである。なお、ここでは、ｎ型半導体層２１とｐ型半導体層２３との間に活性層２２を備える。
本実施形態においては、半導体発光素子１００は、平面視で矩形状であり、半導体発光素子１００の外周端部において、半導体積層体２の上面から、ｐ型半導体層２３及び活性層２２のすべてと、ｎ型半導体層２１の一部が除去されている。これにより、半導体積層体２には、ｎ型半導体層２１の上面及び側面と、活性層２２の側面と、ｐ型半導体層２３の上面及び側面とで段差部５０（図３参照）が形成されている。
なお、半導体発光素子１００の外周端部とは、半導体発光素子１００の最外周の位置から、半導体発光素子１００の面内方向への所定位置までの領域である。
また、半導体積層体２は、半導体発光素子１００の面内において、上面からｐ型半導体層２３及び活性層２２のすべてと、ｎ型半導体層２１の一部が除去されて、穴部１１が形成されている。
ｎ型半導体層２１、活性層２２及びｐ型半導体層２３は、ＩｎＸＡｌＹＧａ１−Ｘ−ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等の窒化物半導体が好適に用いられる。また、これらの半導体層は、それぞれ単層構造でもよいが、組成及び膜厚等の異なる層の積層構造、超格子構造等であってもよい。特に、活性層２２は、量子効果が生ずる薄膜を積層した単一量子井戸又は多重量子井戸構造であることが好ましい。
（導体層）
導体層３は、上面の一部に設けられたｎ側電極５を介して供給される電流を、ｎ型半導体層２１の全面に均一に拡散するための層である。同様に、導体層３は、上面の一部に設けられたｐ側電極６を介して供給される電流を、ｐ型半導体層２３の全面に均一に拡散するための層である。
導体層３は、上面の一部に設けられたｎ側電極５を介して供給される電流を、ｎ型半導体層２１の全面に均一に拡散するための層である。同様に、導体層３は、上面の一部に設けられたｐ側電極６を介して供給される電流を、ｐ型半導体層２３の全面に均一に拡散するための層である。
導体層３は、半導体積層体２の上面に設けられている。ここで、「半導体積層体２の上面に設けられている」とは、ｐ型半導体層２３の上面に設けられている場合の他、露出したｎ型半導体層２１の上面に設けられている場合も含むものである。
本実施形態においては、導体層３は、ｐ型半導体層２３の上面、及び、穴部１１の底面に設けられている。導体層３を設ける部位は、半導体発光素子１００の形態などに合わせて適宜調整すればよい。
本実施形態においては、導体層３は、ｐ型半導体層２３の上面、及び、穴部１１の底面に設けられている。導体層３を設ける部位は、半導体発光素子１００の形態などに合わせて適宜調整すればよい。
導体層３は、導電性金属酸化物や、ＡｕとＮｉとを積層した金属薄膜等から形成される。特に、透光性を備えた導電性金属酸化物を用いるのが好ましい。
導電性金属酸化物としては、Ｚｎ、Ｉｎ、Ｓｎ、Ｇａ及びＴｉからなる群から選択された少なくとも１種の元素を含む酸化物が挙げられる。なかでも、ＩＴＯ（インジウム・スズ酸化物）は、可視光（可視領域）において高い透光性を有し、導電率の高い材料であることから、導体層３の材料として好適である。
導電性金属酸化物としては、Ｚｎ、Ｉｎ、Ｓｎ、Ｇａ及びＴｉからなる群から選択された少なくとも１種の元素を含む酸化物が挙げられる。なかでも、ＩＴＯ（インジウム・スズ酸化物）は、可視光（可視領域）において高い透光性を有し、導電率の高い材料であることから、導体層３の材料として好適である。
（誘電体多層膜）
誘電体多層膜４は、低屈折率層と高屈折率層とからなる１組の誘電体を、複数組にわたって積層させた膜であり、所定の波長光を選択的に反射するものである。
誘電体多層膜４は、半導体積層体２の上面に設けられている。ここで、「半導体積層体２の上面に設けられている」とは、半導体積層体２の上面に直接設けられている場合の他、導体層３を介して半導体積層体２上に設けられている場合も含むものである。
本実施形態においては、誘電体多層膜４は、導体層３の上面と、穴部１１の底面及び側面と、半導体発光素子１００の外周端部の段差部５０（図３参照）の底面及び側面と、に部分的に設けられている。そして、誘電体多層膜４は、導体層３の上面に部分的に設けられることで、孔１２を形成している（図９参照）。
誘電体材料としては、Ｓｉ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ａｌからなる群より選択された少なくとも一種の酸化物又は窒化物を好適に用いることができる。
誘電体多層膜４は、低屈折率層と高屈折率層とからなる１組の誘電体を、複数組にわたって積層させた膜であり、所定の波長光を選択的に反射するものである。
誘電体多層膜４は、半導体積層体２の上面に設けられている。ここで、「半導体積層体２の上面に設けられている」とは、半導体積層体２の上面に直接設けられている場合の他、導体層３を介して半導体積層体２上に設けられている場合も含むものである。
本実施形態においては、誘電体多層膜４は、導体層３の上面と、穴部１１の底面及び側面と、半導体発光素子１００の外周端部の段差部５０（図３参照）の底面及び側面と、に部分的に設けられている。そして、誘電体多層膜４は、導体層３の上面に部分的に設けられることで、孔１２を形成している（図９参照）。
誘電体材料としては、Ｓｉ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ａｌからなる群より選択された少なくとも一種の酸化物又は窒化物を好適に用いることができる。
（第１電極（ｎ側電極）、第２電極（ｐ側電極））
ｎ側電極５及びｐ側電極６は、半導体発光素子１００に外部から電流を供給するための電極である。ｎ側電極５及びｐ側電極６は、半導体積層体２の上面に設けられている。ここで、「半導体積層体２の上面に設けられている」とは、半導体積層体２の上面に直接設けられている場合の他、導体層３や誘電体多層膜４等の他の層を介して半導体積層体２上に設けられている場合も含むものである。
本実施形態においては、ｎ側電極５は、穴部１１の底面及び側面に、導体層３や誘電体多層膜４を介して設けられている。また、ｎ側電極５は、一部が導体層３に電気的に接続されて、ｎ型半導体層２１の上面に設けられている。ｐ側電極６は、ｎ側電極５と電気的に接続しないように、半導体積層体２の上面（ｐ型半導体層２３の上面）に、導体層３や誘電体多層膜４を介して設けられている。また、ｎ側電極５は、一部が導体層３に電気的に接続されている。
ｎ側電極５及びｐ側電極６は、半導体発光素子１００に外部から電流を供給するための電極である。ｎ側電極５及びｐ側電極６は、半導体積層体２の上面に設けられている。ここで、「半導体積層体２の上面に設けられている」とは、半導体積層体２の上面に直接設けられている場合の他、導体層３や誘電体多層膜４等の他の層を介して半導体積層体２上に設けられている場合も含むものである。
本実施形態においては、ｎ側電極５は、穴部１１の底面及び側面に、導体層３や誘電体多層膜４を介して設けられている。また、ｎ側電極５は、一部が導体層３に電気的に接続されて、ｎ型半導体層２１の上面に設けられている。ｐ側電極６は、ｎ側電極５と電気的に接続しないように、半導体積層体２の上面（ｐ型半導体層２３の上面）に、導体層３や誘電体多層膜４を介して設けられている。また、ｎ側電極５は、一部が導体層３に電気的に接続されている。
ｎ側電極５及びｐ側電極６は、Ａｇ、Ａｌ、Ｎｉ、Ｒｈ、Ａｕ、Ｔｉ、Ｐｔ、Ｗなどの単体金属及びそれらの合金などの金属材料から形成することができる。電極の構成は、これらの金属材料を単層で、又は積層したものが利用できる。積層構造の電極を形成するときには、最下層（半導体積層体２側）を光の反射率の高いＡｇにすると、ｎ側電極５及びｐ側電極６による光の吸収が低減され、結果として外部に取り出される光量が増加し、半導体発光素子１００の発光効率を高めることができるので好ましい。Ａｇ及びＡｌ又はこれらの何れかの金属の合金は、波長に関わらず反射率が高いので、すべての発光波長の発光素子に好適である。
本実施形態では、ｎ側電極５及びｐ側電極６は、同一の材料で形成されている。
本実施形態では、ｎ側電極５及びｐ側電極６は、同一の材料で形成されている。
また、後記する本発明の実施形態に係る製造方法によれば、半導体発光素子１００の製造時に起こる金属のマイグレーションを防止できるので、Ａｇのようにマイグレーションを起こしやすい金属材料であっても、電極材料として用いることができる。また、製造された半導体発光素子１００も、マイグレーションを起こしにくいので、半導体発光素子１００の寿命が伸びる。また、半導体発光素子１００の発光波長が短波長の場合でも、Ａｇは他の金属材料に比べて反射率が高く、良好な発光効率が得られることからも、Ａｇを使用できる本実施形態における半導体発光素子１００は、発光波長が短波長の半導体発光素子に好適である。具体的には、ピーク発光波長が４２０〜４９０ｎｍの範囲にある半導体発光素子１００であれば好適な反射率を得ることができる。
（保護膜）
保護膜７は、ｎ側電極５及びｐ側電極６の表面を被覆する絶縁性の膜であり、半導体発光素子１００の保護膜として機能する。また、ｎ側電極５及びｐ側電極６の表面を保護膜７で被覆することで、ｎ側電極５及びｐ側電極６の材料のマイグレーションを防止することができる。
保護膜７は、ｎ側電極５におけるｎ側接合電極８を接続する部位、及び、ｐ側電極６におけるｐ側接合電極９を接続する部位を除き、ｎ側電極５及びｐ側電極６の表面を被覆している。
保護膜７の材料としては、Ｓｉ，Ｔｉ，Ｔａからなる群より選択された少なくとも一種の酸化物やＳｉＮなどの絶縁材料を用いることができる。
保護膜７は、ｎ側電極５及びｐ側電極６の表面を被覆する絶縁性の膜であり、半導体発光素子１００の保護膜として機能する。また、ｎ側電極５及びｐ側電極６の表面を保護膜７で被覆することで、ｎ側電極５及びｐ側電極６の材料のマイグレーションを防止することができる。
保護膜７は、ｎ側電極５におけるｎ側接合電極８を接続する部位、及び、ｐ側電極６におけるｐ側接合電極９を接続する部位を除き、ｎ側電極５及びｐ側電極６の表面を被覆している。
保護膜７の材料としては、Ｓｉ，Ｔｉ，Ｔａからなる群より選択された少なくとも一種の酸化物やＳｉＮなどの絶縁材料を用いることができる。
（第１接合電極（ｎ側接合電極）、第２接合電極（ｐ側接合電極））
ｎ側接合電極８及びｐ側接合電極９は、半導体発光素子１００に外部から電流を供給するための電極である。ｎ側接合電極８は、ｎ側電極５に接続されるとともに保護膜７上に延在するように設けられている。ｐ側接合電極９は、ｐ側電極６に接続されるとともに、ｎ側接合電極８と電気的に接続しないように、保護膜７上に延在するように設けられている。なお、ｎ側接合電極８及びｐ側接合電極９は、半導体発光素子１００の外周端部や、ｎ側接合電極８とｐ側接合電極９との離間した部位など一部の領域で保護膜７が露出するように設けられている。
ｎ側接合電極８及びｐ側接合電極９を設けることで、実装基板にフリップチップ実装する際に、半導体発光素子１００と実装基板との接触面積が増加し密着性がよくなるため、半導体発光素子１００の実装性を向上させることができる。
ｎ側接合電極８及びｐ側接合電極９は、半導体発光素子１００に外部から電流を供給するための電極である。ｎ側接合電極８は、ｎ側電極５に接続されるとともに保護膜７上に延在するように設けられている。ｐ側接合電極９は、ｐ側電極６に接続されるとともに、ｎ側接合電極８と電気的に接続しないように、保護膜７上に延在するように設けられている。なお、ｎ側接合電極８及びｐ側接合電極９は、半導体発光素子１００の外周端部や、ｎ側接合電極８とｐ側接合電極９との離間した部位など一部の領域で保護膜７が露出するように設けられている。
ｎ側接合電極８及びｐ側接合電極９を設けることで、実装基板にフリップチップ実装する際に、半導体発光素子１００と実装基板との接触面積が増加し密着性がよくなるため、半導体発光素子１００の実装性を向上させることができる。
ｎ側接合電極８及びｐ側接合電極９は、Ａｇ、Ａｌ、Ｎｉ、Ｒｈ、Ａｕ、Ｔｉ、Ｐｔ、Ｗなどの単体金属及びそれらの合金などの金属材料から形成することができる。ｎ側接合電極８及びｐ側接合電極９の構成は、これらの金属材料を単層で、又は積層したものが利用できる。
（その他）
半導体発光素子１００は、後述する製造方法で製造される。したがって、図２（ａ）に示すように、半導体発光素子１００の角部（すなわち半導体積層体２の角部）には、除去領域４０（図５参照）を除去した後の延出部３０が残存している。また、この延出部３０の先端には、導体層３が残存している。さらには、半導体発光素子１００の角部には、延出部３０の上面を除去した後の除去部４１を含む、保護膜７を形成しない領域（略矩形状の領域）が存在している。なお、図２（ｂ）は、後述する延出部形成工程で形成された、除去領域４０（図５参照）を除去する前の延出部３０を示す斜視図である。
半導体発光素子１００は、後述する製造方法で製造される。したがって、図２（ａ）に示すように、半導体発光素子１００の角部（すなわち半導体積層体２の角部）には、除去領域４０（図５参照）を除去した後の延出部３０が残存している。また、この延出部３０の先端には、導体層３が残存している。さらには、半導体発光素子１００の角部には、延出部３０の上面を除去した後の除去部４１を含む、保護膜７を形成しない領域（略矩形状の領域）が存在している。なお、図２（ｂ）は、後述する延出部形成工程で形成された、除去領域４０（図５参照）を除去する前の延出部３０を示す斜視図である。
［半導体発光素子の動作］
次に、図１に示した本発明の第１実施形態に係る半導体発光素子１００の動作について説明する。なお、ここでは、半導体発光素子１００は、フリップチップ実装型の発光ダイオードとする。
半導体発光素子１００は、ｎ側接合電極８及びｎ側電極５を介して半導体積層体２に電流が供給されるとともに、ｐ側接合電極９及びｐ側電極６を介して半導体積層体２に電流が供給されると、活性層２２が発光する。活性層２２が発光した光は、半導体積層体２内を伝搬し、図において下方へ進む光は半導体発光素子１００の基板１側から外部に取り出される。また、図において上方へ進む光は、誘電体多層膜４、ｎ側電極５又はｐ側電極６により下方に反射され、半導体発光素子１００の基板１側から外部に取り出される。
次に、図１に示した本発明の第１実施形態に係る半導体発光素子１００の動作について説明する。なお、ここでは、半導体発光素子１００は、フリップチップ実装型の発光ダイオードとする。
半導体発光素子１００は、ｎ側接合電極８及びｎ側電極５を介して半導体積層体２に電流が供給されるとともに、ｐ側接合電極９及びｐ側電極６を介して半導体積層体２に電流が供給されると、活性層２２が発光する。活性層２２が発光した光は、半導体積層体２内を伝搬し、図において下方へ進む光は半導体発光素子１００の基板１側から外部に取り出される。また、図において上方へ進む光は、誘電体多層膜４、ｎ側電極５又はｐ側電極６により下方に反射され、半導体発光素子１００の基板１側から外部に取り出される。
≪半導体発光素子の製造方法≫
次に、本発明の第１実施形態に係る半導体発光素子の製造方法について、図１〜９を参照しながら説明する。なお、図３〜９は、図１、２の領域Ａにおける平面図と断面図との位置関係がわかるように模式的に図示したものである。
次に、本発明の第１実施形態に係る半導体発光素子の製造方法について、図１〜９を参照しながら説明する。なお、図３〜９は、図１、２の領域Ａにおける平面図と断面図との位置関係がわかるように模式的に図示したものである。
第１実施形態に係る半導体発光素子１００の製造方法は、半導体積層体形成工程と、延出部形成工程と、導体層形成工程と、誘電体多層膜形成工程と、電極形成工程と、保護膜形成工程と、除去工程と、接合電極形成工程と、をこの順に含む。
以下、各工程について説明する。なお、半導体発光素子１００の各部材の詳細については、前記したとおりであるので、ここでは適宜説明を省略する。
以下、各工程について説明する。なお、半導体発光素子１００の各部材の詳細については、前記したとおりであるので、ここでは適宜説明を省略する。
＜半導体積層体形成工程＞
半導体積層体形成工程は、基板１上に導電型の異なるｎ型半導体層２１とｐ型半導体層２３とを順次積層して半導体積層体２を形成する工程である。
半導体積層体形成工程では、まず、サファイア等からなる基板１上に、ＭＯＣＶＤ法等により、窒化物半導体等を用いて、ｎ型半導体層２１、活性層２２及びｐ型半導体層２３を構成するそれぞれの半導体層を成長させる。この後、各半導体層を成長させた基板１（以下、分割前の状態の基板及び基板上の形成物を併せて適宜ウェハという）を窒素雰囲気で、６００〜７００℃程度のアニールを行って、ｐ型半導体層２３を低抵抗化することが好ましい。
半導体積層体形成工程は、基板１上に導電型の異なるｎ型半導体層２１とｐ型半導体層２３とを順次積層して半導体積層体２を形成する工程である。
半導体積層体形成工程では、まず、サファイア等からなる基板１上に、ＭＯＣＶＤ法等により、窒化物半導体等を用いて、ｎ型半導体層２１、活性層２２及びｐ型半導体層２３を構成するそれぞれの半導体層を成長させる。この後、各半導体層を成長させた基板１（以下、分割前の状態の基板及び基板上の形成物を併せて適宜ウェハという）を窒素雰囲気で、６００〜７００℃程度のアニールを行って、ｐ型半導体層２３を低抵抗化することが好ましい。
＜延出部形成工程＞
延出部形成工程は、図３に示すように、半導体積層体２の一部を除去してｎ型半導体層２１を露出させ、ｐ型半導体層２３が平面方向に延出した延出部３０を形成する工程である。
延出部形成工程は、図３に示すように、半導体積層体２の一部を除去してｎ型半導体層２１を露出させ、ｐ型半導体層２３が平面方向に延出した延出部３０を形成する工程である。
ここでは、半導体発光素子１００は平面視で矩形状であり、半導体発光素子１００の外周端部において半導体積層体２の上面側から所定の厚みを除去して、この外周端部でｎ型半導体層２１を露出させる。この際に、半導体発光素子１００の４つの角部のうちの少なくとも１つにおいて、延出部３０を形成する。半導体発光素子１００の角部であれば、発光面積を減少させることなく延出部３０を形成する領域を比較的容易に確保することができる。なお、第１実施形態に係る製造方法では、半導体発光素子１００の１つの角部に延出部３０が設けられているが、例えば、半導体発光素子１００の複数の角部に延出部３０を形成してもよい。このようにすれば、半導体発光素子１００を安定的に短絡させた状態にできるため、後述する電極形成工程におけるｎ側電極５、ｐ側電極６のマイグレーションをさらに精度良く防止することができる。
延出部３０は、平面視で半導体積層体２の外周側に向かって伸びる突起状（ここでは先端部が円弧状である棒状）の形態である。延出部３０の長さ及び幅は特に規定されるものではなく、その後の各工程を考慮して適宜調整すればよいが、例えば、長さ５〜５０μｍ、幅１〜６０μｍとすることができる。延出部３０の形状も特に規定されるものではなく、例えば、平面視で、四角形、楕円形、円形など、どのような形態であってもよい。なお、半導体積層体２のサイズも特に規定されるものではなく、例えば、縦２００〜２０００μｍ、横２００〜２０００μｍとすることができる。なお、第１実施形態に係る製造方法では半導体積層体のサイズが縦１４００μｍ程度、横１４００μｍ程度である発光素子を例として図示している。
半導体積層体２の除去方法、及び、延出部３０の形成方法は、次の通りである。まず、アニール後のウェハ上にフォトレジストを用いて所定の形状のマスクを形成する。次に、ＲＩＥ（反応性イオンエッチング）により、ｐ型半導体層２３及び活性層２２、更にｎ型半導体層２１の一部を除去して、ｎ型半導体層２１を露出させる。そして、エッチングの後、フォトレジストを除去する。
＜導体層形成工程＞
導体層形成工程は、図４に示すように、延出部３０において半導体積層体２の一部の上面が露出するように、ｎ型半導体層２１とｐ型半導体層２３とを接続する導体層３を形成する工程である。
導体層形成工程は、図４に示すように、延出部３０において半導体積層体２の一部の上面が露出するように、ｎ型半導体層２１とｐ型半導体層２３とを接続する導体層３を形成する工程である。
本実施形態では、導体層３をエッチングにより除去しないことを特徴とする。そのため、後述する除去工程において延出部３０の一部を除去する際に、導体層３がエッチングされないように導体層３が存在しない領域を設ける必要がある。したがって、延出部３０の一部の領域において半導体積層体２の上面が露出するように導体層３を設ける。
この領域の範囲は特に規定されるものではないが、除去工程でエッチングをしやすいように適宜調整すればよい。なお、この領域は、後工程で誘電体多層膜４や保護膜７を設けるため、誘電体多層膜４や保護膜７が付着する領域を考慮して定めることが好ましい。
この領域の範囲は特に規定されるものではないが、除去工程でエッチングをしやすいように適宜調整すればよい。なお、この領域は、後工程で誘電体多層膜４や保護膜７を設けるため、誘電体多層膜４や保護膜７が付着する領域を考慮して定めることが好ましい。
また、本実施形態は、導体層３により、ｎ型半導体層２１とｐ型半導体層２３とを繋げて短絡させることで、ｎ型半導体層２１とｐ型半導体層２３との間の電位差を解消し、マイグレーションを防止するものである。この短絡のために、本実施形態では、延出部３０において、ｐ型半導体層２３の上面と段差部５０の側面と露出させたｎ型半導体層２１の上面とに連続して導体層３を設けて短絡させている。すなわち、延出部３０のｐ型半導体層２３と、露出させたｎ型半導体層２１とを導体層３で接続して短絡させている。延出部３０における導体層３の形成箇所は、ｐ型半導体層２３とｎ型半導体層２１が短絡していれば特に限定されず、例えば、段差部５０の側面のみに導体層３を形成する形態であってもよい。
段差部５０における導体層３は、ここでは平面視で円形に形成されているが、ｎ型半導体層２１とｐ型半導体層２３とを電気的に接続して短絡させることができれば、どのような形態であってもよい。また、その範囲は、除去工程で延出部３０を除去する部位である除去領域４０（図５参照）が確保できる範囲において、適宜調整すればよい。
段差部５０における導体層３は、ここでは平面視で円形に形成されているが、ｎ型半導体層２１とｐ型半導体層２３とを電気的に接続して短絡させることができれば、どのような形態であってもよい。また、その範囲は、除去工程で延出部３０を除去する部位である除去領域４０（図５参照）が確保できる範囲において、適宜調整すればよい。
ここで、導体層３は、延出部３０の先端側の部位と露出したｎ型半導体層２１とを接続するように形成することが好ましい。すなわち、延出部３０の先端側の部位と露出したｎ型半導体層２１とで形成された段差部５０において、導体層３によってｎ型半導体層２１とｐ型半導体層２３とを接続することが好ましい。
延出部３０の先端側とは、半導体発光素子１００の外周方向を意味する。延出部３０の先端側でｎ型半導体層２１とｐ型半導体層２３とを接続することで、除去領域４０（図５参照）を確保しやすくなる。
延出部３０の先端側とは、半導体発光素子１００の外周方向を意味する。延出部３０の先端側でｎ型半導体層２１とｐ型半導体層２３とを接続することで、除去領域４０（図５参照）を確保しやすくなる。
導体層３は、例えば、ＩＴＯをスパッタリングして成膜することで形成することができる。なお、導体層３を設けない領域は、フォトレジストを用いてマスクし、リフトオフ法で形成すればよい。
その他、導体層３を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
その他、導体層３を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
＜誘電体多層膜形成工程＞
誘電体多層膜形成工程は、図５に示すように、半導体積層体２の上面に誘電体多層膜４を形成する工程である。
誘電体多層膜４は、誘電体材料を、スパッタリング法や蒸着法などにより、半導体積層体２上や導体層３上に積層することで形成することができる。この際、屈折率が大きく異なる誘電体材料を組み合わせて（例えば、ＳｉＯ２とＺｒＯ２との組み合わせ、ＳｉＯ２とＮｂ２Ｏ５との組み合わせなど）、交互に積層することで形成することができる。なお、誘電体多層膜４を設けない領域は、フォトレジストを用いてマスクし、リフトオフ法で形成すればよい。
誘電体多層膜形成工程は、図５に示すように、半導体積層体２の上面に誘電体多層膜４を形成する工程である。
誘電体多層膜４は、誘電体材料を、スパッタリング法や蒸着法などにより、半導体積層体２上や導体層３上に積層することで形成することができる。この際、屈折率が大きく異なる誘電体材料を組み合わせて（例えば、ＳｉＯ２とＺｒＯ２との組み合わせ、ＳｉＯ２とＮｂ２Ｏ５との組み合わせなど）、交互に積層することで形成することができる。なお、誘電体多層膜４を設けない領域は、フォトレジストを用いてマスクし、リフトオフ法で形成すればよい。
誘電体多層膜４は、除去領域４０が露出するように設けられていることが好ましい。ここでは、除去領域４０を含む、平面視で略長方形状の領域で誘電体多層膜４を設けない構成としている。除去領域４０に誘電体多層膜４を設けない構成とすることで、除去工程での除去領域４０の除去の際に、誘電体多層膜４が周囲に飛散することがなく、より高品質の半導体発光素子１００とすることができる。
その他の誘電体多層膜４を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
その他の誘電体多層膜４を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
＜電極形成工程＞
電極形成工程は、図６に示すように、ｎ型半導体層２１と電気的に接続するｎ側電極５と、ｐ型半導体層２３と電気的に接続するｐ側電極６とを形成する工程である。
ｎ側電極５及びｐ側電極６は、同一の金属材料を用いて、次のようにして同時に形成される。まず、ウェハの表面全体にフォトレジストを塗布し、フォトリソグラフィ法により、電極の形成位置にあるフォトレジストを除去する。そして、ウェハの表面全体に金属膜を成膜し、その後にフォトレジスト上に形成された金属膜を、フォトレジストごとリフトオフする。これにより、電極形成位置にのみ金属膜が残り、ｎ側電極５及びｐ側電極６が形成される。
電極形成工程は、図６に示すように、ｎ型半導体層２１と電気的に接続するｎ側電極５と、ｐ型半導体層２３と電気的に接続するｐ側電極６とを形成する工程である。
ｎ側電極５及びｐ側電極６は、同一の金属材料を用いて、次のようにして同時に形成される。まず、ウェハの表面全体にフォトレジストを塗布し、フォトリソグラフィ法により、電極の形成位置にあるフォトレジストを除去する。そして、ウェハの表面全体に金属膜を成膜し、その後にフォトレジスト上に形成された金属膜を、フォトレジストごとリフトオフする。これにより、電極形成位置にのみ金属膜が残り、ｎ側電極５及びｐ側電極６が形成される。
一般的には、このリフトオフの工程は水分を多く含む環境で行われるので、金属のマイグレーションが促進されやすい。しかしながら、先に形成された導体層３によってｎ型半導体層２１とｐ型半導体層２３との間に電位差が解消されている。したがって、金属材料のマイグレーションを引き起こす電位差（電界強度）が解消されているので、マイグレーションは防止される。
その他のｎ側電極５及びｐ側電極６を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
その他のｎ側電極５及びｐ側電極６を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
＜保護膜形成工程＞
保護膜形成工程は、図７に示すように、ｎ側電極５及びｐ側電極６を被覆する保護膜７を形成する工程である。
保護膜７は、例えば、ＳｉＯ２膜を蒸着法、スパッタリング法等の公知の方法によって形成することで設けることができる。なお、保護膜７を設けない領域は、フォトレジストを用いてマスクし、リフトオフ法で形成すればよい。
本実施形態では、保護膜７でｎ側電極５及びｐ側電極６を遮蔽しているため、除去領域４０を除去した後の工程においても、金属材料のマイグレーションを防止することができる。
保護膜形成工程は、図７に示すように、ｎ側電極５及びｐ側電極６を被覆する保護膜７を形成する工程である。
保護膜７は、例えば、ＳｉＯ２膜を蒸着法、スパッタリング法等の公知の方法によって形成することで設けることができる。なお、保護膜７を設けない領域は、フォトレジストを用いてマスクし、リフトオフ法で形成すればよい。
本実施形態では、保護膜７でｎ側電極５及びｐ側電極６を遮蔽しているため、除去領域４０を除去した後の工程においても、金属材料のマイグレーションを防止することができる。
保護膜７は、除去領域４０が露出するように設けられていることが好ましい。ここでは、除去領域４０を含む、平面視で略長方形状の領域で保護膜７を設けない構成としている。除去領域４０に保護膜７を設けない構成とすることで、除去領域４０を除去する際に、保護膜７が周囲に飛散することがなく、より高品質の半導体発光素子１００とすることができる。
その他の保護膜７を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
その他の保護膜７を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
＜除去工程＞
除去工程は、図８に示すように、延出部３０の導体層３から露出した半導体積層体２の一部をｎ型半導体層２１が露出するように除去する工程である。
この工程では、延出部３０の導体層３から露出した半導体積層体２の一部を除去して、延出部３０のうち残存する領域（ここでは延出部３０の先端側の領域）を除きｎ型半導体層２１とｐ型半導体層２３との短絡を解消させる。
除去工程は、図８に示すように、延出部３０の導体層３から露出した半導体積層体２の一部をｎ型半導体層２１が露出するように除去する工程である。
この工程では、延出部３０の導体層３から露出した半導体積層体２の一部を除去して、延出部３０のうち残存する領域（ここでは延出部３０の先端側の領域）を除きｎ型半導体層２１とｐ型半導体層２３との短絡を解消させる。
具体的には、まず、ウェハの表面全体にフォトレジストを塗布し、フォトリソグラフィ法により除去領域４０（図７参照）に設けられたフォトレジストを除去してエッチングマスクを形成する。そして、除去領域４０の半導体積層体２を所定深さまでエッチングして、半導体積層体２をｎ型半導体層２１が露出するように除去する。これにより、延出部３０には除去部４１が形成される。そして、この延出部３０の除去領域４０を除去することにより、延出部３０の残存する領域を除く領域でｎ型半導体層２１とｐ型半導体層２３との短絡が解消される。除去領域４０の幅は、その後の各工程を考慮して適宜調整すればよいが、例えば、１〜６０μｍとすることができる。除去領域４０の幅を１μｍ以上すれば、残存した延出部３０と半導体積層体２との離間距離を十分にとることができるため除去部４１に埃等が入ることによるリークを抑制できる。また、６０μｍ以下とすれば、除去する半導体層の量を減らすことができるため生産性を向上させることができる。ここで、除去領域４０の幅とは、図２（ａ）のＹ−Ｙ方向における幅である。
除去工程は、ｐ型半導体層２３及び活性層２２のすべてと、ｎ型半導体層２１の一部を除去するように行う。ただし、除去する半導体積層体２の深さは、延出部３０の残存する領域を除く領域においてｐ型半導体層２３とｎ型半導体層２１との短絡が解消される深さであれば特に規定されるものではない。
なお、延出部３０の除去領域４０を除去した後、除去部４１に保護膜７を埋設してもよい。
なお、延出部３０の除去領域４０を除去した後、除去部４１に保護膜７を埋設してもよい。
＜接合電極形成工程＞
接合電極形成工程は、図９に示すように、保護膜７の上面に、ｎ側電極５と電気的に接続するｎ側接合電極８と、ｐ側電極６と電気的に接続するｐ側接合電極９（図１参照）とを形成する工程である。
接合電極形成工程は、図９に示すように、保護膜７の上面に、ｎ側電極５と電気的に接続するｎ側接合電極８と、ｐ側電極６と電気的に接続するｐ側接合電極９（図１参照）とを形成する工程である。
ｎ側接合電極８及びｐ側接合電極９は同一の金属材料を用いて、次のようにして同時に形成される。まず、ウェハの表面全体にフォトレジストを塗布し、フォトリソグラフィ法により、電極の形成位置にあるフォトレジストを除去する。そして、ウェハの表面全体に金属膜を成膜し、その後にフォトレジスト上に形成された金属膜を、フォトレジストごとリフトオフする。これにより、電極形成位置にのみ金属膜が残り、ｎ側接合電極８及びｐ側接合電極９が形成される。
その他、ｎ側接合電極８及びｐ側接合電極９を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
その他、ｎ側接合電極８及びｐ側接合電極９を設ける部位については、前記した半導体発光素子１００で説明したとおりである。
なお、本実施形態では、基板１上には、複数の半導体発光素子の単位がマトリクス状に配列して形成され、半導体発光素子１００が基板１上に完成した後にチップに分割される。
具体的には、チップ分割工程において、基板１上にマトリクス状に配列して形成された複数の半導体発光素子１００を、スクライブやダイシングなどによりチップに分割することにより、チップ単位の半導体発光素子１００が完成する。また、チップに分割する前に、基板１の裏面から基板１を研削して所望の厚さとなるまで薄く加工してもよい。
本実施形態では、分割後の半導体発光素子１００はｐ型半導体層２３が半導体発光素子１００の側面に露出した状態とならないため、半導体発光素子１００の実装時に、ｎ型半導体層２１とｐ型半導体層２３とが半田材料によりショートすることがない。このため、発光装置の製造の際に、簡便に実装することができる。
具体的には、チップ分割工程において、基板１上にマトリクス状に配列して形成された複数の半導体発光素子１００を、スクライブやダイシングなどによりチップに分割することにより、チップ単位の半導体発光素子１００が完成する。また、チップに分割する前に、基板１の裏面から基板１を研削して所望の厚さとなるまで薄く加工してもよい。
本実施形態では、分割後の半導体発光素子１００はｐ型半導体層２３が半導体発光素子１００の側面に露出した状態とならないため、半導体発光素子１００の実装時に、ｎ型半導体層２１とｐ型半導体層２３とが半田材料によりショートすることがない。このため、発光装置の製造の際に、簡便に実装することができる。
以上、本発明の実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更することができる。
すなわち、前記に示す半導体発光素子の製造方法や半導体発光素子の形態は、本発明の技術思想を具体化するための半導体発光素子の製造方法や半導体発光素子を例示するものであって、本発明は、前記の製造方法や形態に限定するものではない。また、特許請求の範囲に示される部材等を、実施の形態の部材に特定するものではない。特に、実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は、特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。
以下、本発明の他の実施形態について説明する。
すなわち、前記に示す半導体発光素子の製造方法や半導体発光素子の形態は、本発明の技術思想を具体化するための半導体発光素子の製造方法や半導体発光素子を例示するものであって、本発明は、前記の製造方法や形態に限定するものではない。また、特許請求の範囲に示される部材等を、実施の形態の部材に特定するものではない。特に、実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は、特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。
以下、本発明の他の実施形態について説明する。
［第２実施形態］
≪半導体発光素子≫
はじめに、第２実施形態に係る半導体発光素子について説明する。
図１０（ａ）、（ｂ）に示すように、半導体発光素子１００Ａは、ここでは、基板１と、基板１上に設けられた半導体積層体２と、半導体積層体２上に設けられた導体層３と、導体層３上に設けられた誘電体多層膜４と、誘電体多層膜４上に設けられた第１電極（ｎ側電極）５ａ及び第２電極（ｐ側電極）６と、ｎ側電極５ａ及びｐ側電極６を被覆する保護膜７と、保護膜７上に設けられた第１接合電極（ｎ側接合電極）８及び第２接合電極（ｐ側接合電極）９と、を主に備える。
以下、第２実施形態に係る半導体発光素子１００Ａについて、主に第１実施形態に係る半導体発光素子１００と異なる点について説明する。
≪半導体発光素子≫
はじめに、第２実施形態に係る半導体発光素子について説明する。
図１０（ａ）、（ｂ）に示すように、半導体発光素子１００Ａは、ここでは、基板１と、基板１上に設けられた半導体積層体２と、半導体積層体２上に設けられた導体層３と、導体層３上に設けられた誘電体多層膜４と、誘電体多層膜４上に設けられた第１電極（ｎ側電極）５ａ及び第２電極（ｐ側電極）６と、ｎ側電極５ａ及びｐ側電極６を被覆する保護膜７と、保護膜７上に設けられた第１接合電極（ｎ側接合電極）８及び第２接合電極（ｐ側接合電極）９と、を主に備える。
以下、第２実施形態に係る半導体発光素子１００Ａについて、主に第１実施形態に係る半導体発光素子１００と異なる点について説明する。
第１実施形態に係る半導体発光素子１００では、ｎ側電極５とｐ側電極６とは同一の材料で形成されているものとした。これに対し、第２実施形態に係る半導体発光素子１００Ａでは、ｎ側電極５ａとｐ側電極６とは異なる材料で形成されている。
例えば、半導体発光素子１００Ａでは、ｎ側電極５ａの材料に、Ａｌ−Ｓｉ−Ｃｕ系のＡｌ合金（以下、ＡＳＣ層という）を用い、例えば、ｎ側電極５ａの材料を「Ｔｉ／ＡＳＣ層／Ｔｉ／Ｐｔ」（この順に積層）とし、ｐ側電極６の材料を「Ｎｉ／Ａｇ／Ｎｉ／Ｔｉ／Ｐｔ」（この順に積層）とすることができる。
例えば、半導体発光素子１００Ａでは、ｎ側電極５ａの材料に、Ａｌ−Ｓｉ−Ｃｕ系のＡｌ合金（以下、ＡＳＣ層という）を用い、例えば、ｎ側電極５ａの材料を「Ｔｉ／ＡＳＣ層／Ｔｉ／Ｐｔ」（この順に積層）とし、ｐ側電極６の材料を「Ｎｉ／Ａｇ／Ｎｉ／Ｔｉ／Ｐｔ」（この順に積層）とすることができる。
また、第１実施形態に係る半導体発光素子１００では、穴部１１の底面に導体層３を設ける構成としている。これは、ｎ型半導体層２１とｎ側電極５とを直接接触させると、接触抵抗が大きくなるため、これらの間に導体層３を設けることで接触抵抗を小さくしたものである。これに対し、第２実施形態に係る半導体発光素子１００Ａでは、ｎ側電極５ａの材料としてＡＳＣ層を用いることで、穴部１１の底面に導体層３を設けなくても、ｎ型半導体層２１とｎ側電極５ａとの接触抵抗を小さくすることができる。
≪半導体発光素子の製造方法≫
次に、本発明の第２実施形態に係る半導体発光素子の製造方法について、図１１を参照しながら説明する。
以下、第２実施形態に係る半導体発光素子１００Ａの製造方法について、主に第１実施形態に係る半導体発光素子１００の製造方法と異なる点について説明する。
次に、本発明の第２実施形態に係る半導体発光素子の製造方法について、図１１を参照しながら説明する。
以下、第２実施形態に係る半導体発光素子１００Ａの製造方法について、主に第１実施形態に係る半導体発光素子１００の製造方法と異なる点について説明する。
第１実施形態に係る半導体発光素子１００の製造方法では、電極形成工程において、ｎ側電極５とｐ側電極６とを同一の材料を用いて同時に形成するものとした。これに対し、第２実施形態に係る半導体発光素子１００Ａの製造方法では、ｎ側電極５ａとｐ側電極６とで異なる材料を用い、電極形成工程を、ｎ側電極５ａを形成するｎ側電極形成工程と、ｎ側電極形成工程の後、ｐ側電極６を形成するｐ側電極形成工程との２つの工程に分けている。また、導体層形成工程では、穴部１１の底面に導体層３を設けず、また、第１実施形態と同様に、延出部３０でｎ型半導体層２１とｐ型半導体層２３とを短絡させる。
具体的には、半導体発光素子１００Ａの製造方法は、図１１（ａ）〜（ｃ）に示すように、穴部の底面に導体層３を設けずに誘電体多層膜４を形成した後（図１１（ａ））、ｎ側電極５ａを形成する（図１１（ｂ））。そして、ｎ側電極５ａを形成した後、ｐ側電極６を形成する（図１１（ｃ））。これにより、ｎ側電極５ａとｐ側電極６とが異なる材料で形成された半導体発光素子１００Ａを製造することができる。
なお、ここでは、ｎ側電極５ａを形成した後、ｐ側電極６を形成する製造方法について説明したが、ｐ側電極６を形成した後、ｎ側電極５ａを形成する製造方法としてもよい。
なお、ここでは、ｎ側電極５ａを形成した後、ｐ側電極６を形成する製造方法について説明したが、ｐ側電極６を形成した後、ｎ側電極５ａを形成する製造方法としてもよい。
［その他の実施形態］
前記した半導体発光素子１００，１００Ａの製造方法では、半導体発光素子１００，１００Ａを平面視で矩形状とし、延出部３０を半導体発光素子１００，１００Ａの角部に形成するものとした。しかしながら、延出部３０を設ける部位は特に規定されるものではなく、例えば、半導体発光素子１００，１００Ａの角部以外の外周端部である辺部に設けてもよい。さらには、半導体発光素子１００，１００Ａの面内側、例えば、穴部１１を大きくすることで、穴部１１の部位に設ける構成とすることもできる。
また、半導体発光素子１００，１００Ａの平面視形状も特に規定されるものではなく、半導体発光素子１００，１００Ａの形状によって、延出部３０の位置も適宜調整すればよい。
前記した半導体発光素子１００，１００Ａの製造方法では、半導体発光素子１００，１００Ａを平面視で矩形状とし、延出部３０を半導体発光素子１００，１００Ａの角部に形成するものとした。しかしながら、延出部３０を設ける部位は特に規定されるものではなく、例えば、半導体発光素子１００，１００Ａの角部以外の外周端部である辺部に設けてもよい。さらには、半導体発光素子１００，１００Ａの面内側、例えば、穴部１１を大きくすることで、穴部１１の部位に設ける構成とすることもできる。
また、半導体発光素子１００，１００Ａの平面視形状も特に規定されるものではなく、半導体発光素子１００，１００Ａの形状によって、延出部３０の位置も適宜調整すればよい。
また、半導体発光素子１００，１００Ａは誘電体多層膜４を備える構成としたが、誘電体多層膜４を備えない構成としてもよく、誘電体多層膜形成工程を含まない製造方法としてもよい。
また、半導体発光素子１００，１００Ａはｎ側接合電極８及びｐ側接合電極９を備える構成としたが、ｎ側接合電極８及びｐ側接合電極９を備えない構成としてもよく、接合電極形成工程を含まない製造方法としてもよい。さらには、ｎ側接合電極８とｐ側接合電極９とは異なる材料を用いてもよく、また、接合電極形成工程を、ｎ側接合電極形成工程と、ｐ側接合電極形成工程との２つの工程に分け、ｎ側接合電極８とｐ側接合電極９のいずれかを先に形成するようにしてもよい。
また、半導体発光素子１００，１００Ａはｎ側接合電極８及びｐ側接合電極９を備える構成としたが、ｎ側接合電極８及びｐ側接合電極９を備えない構成としてもよく、接合電極形成工程を含まない製造方法としてもよい。さらには、ｎ側接合電極８とｐ側接合電極９とは異なる材料を用いてもよく、また、接合電極形成工程を、ｎ側接合電極形成工程と、ｐ側接合電極形成工程との２つの工程に分け、ｎ側接合電極８とｐ側接合電極９のいずれかを先に形成するようにしてもよい。
その他、半導体発光素子１００，１００Ａの製造方法においては、本発明を行うにあたり、前記各工程の間あるいは前後に、前記した工程以外の工程を含めてもよい。例えば、基板１を洗浄する基板洗浄工程や、ごみ等の不要物を除去する不要物除去工程や、他の部材を設ける場合の部材形成工程等、他の工程を含めてもよい。
１ 基板
２ 半導体積層体
２１ ｎ型半導体層（第１半導体層）
２２ 活性層
２３ ｐ型半導体層（第２半導体層）
３ 導体層
４ 誘電体多層膜
５、５ａ ｎ側電極（第１電極）
６ ｐ側電極（第２電極）
７ 保護膜
８ ｎ側接合電極（第１接合電極）
９ ｐ側接合電極（第２接合電極）
１１ 穴部
１２ 孔
３０ 延出部
４０ 除去領域
４１ 除去部
５０ 段差部
１００、１００Ａ 半導体発光素子
２ 半導体積層体
２１ ｎ型半導体層（第１半導体層）
２２ 活性層
２３ ｐ型半導体層（第２半導体層）
３ 導体層
４ 誘電体多層膜
５、５ａ ｎ側電極（第１電極）
６ ｐ側電極（第２電極）
７ 保護膜
８ ｎ側接合電極（第１接合電極）
９ ｐ側接合電極（第２接合電極）
１１ 穴部
１２ 孔
３０ 延出部
４０ 除去領域
４１ 除去部
５０ 段差部
１００、１００Ａ 半導体発光素子
Claims (11)
- 基板上に導電型の異なる第１半導体層と第２半導体層とを順次積層した半導体積層体を形成する半導体積層体形成工程と、
前記半導体積層体の一部を除去して前記第１半導体層を露出させ、前記第２半導体層が平面方向に延出した延出部を形成する延出部形成工程と、
前記延出部を除く前記第２半導体層の上面に設けられた第１導体層と、前記第１導体層と離間して設けられるとともに、前記延出部において前記半導体積層体の一部の上面が露出するように、前記第１半導体層と前記第２半導体層とを接続する第２導体層と、を形成する導体層形成工程と、
前記導体層形成工程の後、前記第１半導体層と電気的に接続する第１電極と、前記第２半導体層と電気的に接続する第２電極とを形成する電極形成工程と、
前記第１電極及び第２電極を被覆する保護膜を形成する保護膜形成工程と、
前記保護膜形成工程の後、前記延出部の前記第２導体層から露出した前記半導体積層体の一部を前記第１半導体層が露出するように除去し、前記延出部を除く前記半導体積層体における前記第１半導体層と前記第２半導体層との短絡を解消する除去工程と、を含むことを特徴とする半導体発光素子の製造方法。 - 前記延出部は、前記半導体発光素子の外周端部に形成されていることを特徴とする請求項１に記載の半導体発光素子の製造方法。
- 前記半導体発光素子は平面視で矩形状であり、前記延出部が前記半導体発光素子の角部に形成されていることを特徴とする請求項１又は請求項２に記載の半導体発光素子の製造方法。
- 前記導体層形成工程において、前記延出部の先端側の部位と前記露出した第１半導体層とを接続する前記第２導体層を形成することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体発光素子の製造方法。
- 前記電極形成工程において、前記第１電極と前記第２電極とを同一の材料を用いて同時に形成することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体発光素子の製造方法。
- 前記第１電極と前記第２電極とが異なる材料であり、前記電極形成工程において、前記第１電極を形成した後、前記第２電極を形成することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体発光素子の製造方法。
- 前記第１電極と前記第２電極とが異なる材料であり、前記電極形成工程において、前記第２電極を形成した後、前記第１電極を形成することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体発光素子の製造方法。
- 前記導体層形成工程の後、前記電極形成工程の前に、前記半導体積層体の上面に誘電体多層膜を形成する誘電体多層膜形成工程を行うことを特徴とする請求項１から請求項７のいずれか一項に記載の半導体発光素子の製造方法。
- 前記誘電体多層膜は、前記除去工程で前記延出部を除去する部位が露出するように設けられていることを特徴とする請求項８に記載の半導体発光素子の製造方法。
- 前記保護膜は、前記除去工程で前記延出部を除去する部位が露出するように設けられていることを特徴とする請求項１から請求項９のいずれか一項に記載の半導体発光素子の製造方法。
- 前記除去工程の後、前記保護膜の上面に、前記第１電極と電気的に接続する第１接合電極と、前記第２電極と電気的に接続する第２接合電極とを形成する接合電極形成工程を行うことを特徴とする請求項１から請求項１０のいずれか一項に記載の半導体発光素子の製造方法。
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