TWI442564B - 高效整流器 - Google Patents

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James Man-Fai Hong
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Description

高效整流器
本發明係關於一種半導體元件及其製造方法。尤其，本發明係關於一種功率半導體整流器元件及其製造方法。
現代的各種功率電路需要具有改善的功率切換性能之功率整流器。對於高電壓應用方面，當期望要求高崩潰電壓和高操作溫度時，經常使用具有高切換速度之P＋/N整流器。對於低電壓應用方面，當期望要求高切換速度和非常低的順向電壓降時，經常使用蕭基位障整流器。蕭基位障整流器係一種主要載子元件，其在恢復期間可以允許少量的反向電流流動。不幸地，當在高溫操作時，蕭基位障整流器會遇到不期望的高反向漏電流之問題。
已有幾種修改例被介紹，以改善蕭基整流器的阻擋能力。其中一種改善例係接面位障蕭基(JBS)整流器，其將P/N接面網格和幾個蕭基位障區結合，蕭基位障區夠小以致自P＋/N接面網格延伸之空間電荷區消除由於影像電荷所造成之蕭基位障下降。對於相同的晶片面積和順向電壓降，JBS整流器提供約50%之漏電流的淨減少量。對於操作在50%的工作週期之二極體，此等於在功率消耗曲線中約11度凱氏溫標的改善。
另一種改善例係溝渠蕭基整流器，其對於較高電壓的應用方面很有用，其中順向電壓降超過0.7伏特，而且JBS整流器不再是當作主要載子元件操作。例如，溝渠MOS位 障控制蕭基(MBS)整流器具有比崩潰電壓高達250V且仍當作主要載子元件操作之P－i－N整流器低的順向電壓降。
除了這些高電壓應用之外，對於傳統的溝渠蕭基整流器並不是很適合之低電壓應用的需求也會增加。在阻擋電流之狀態下，溝渠蕭基整流器需要，內溝渠係充分緊密地隔間，而且本體部分的相鄰區域係夠低的摻雜；及在比崩潰電壓小之電壓下，溝渠蕭基整流器需要，形成在本體部分之空乏區使在溝渠之間的本體部分之中間區域空乏。在該方式下，可以改善反向電壓阻擋特性。不幸地，因為溝渠可以消耗高達在晶片上之可用面積的50%，所以其也會造成蕭基位障之可用面積的減少。
美國專利公報第6,979,861號揭露一種如MOS電晶體之二端元件。此種元件的垂直結構和順向電流流過圖案示於專利的第2圖。該元件係一種二端元件；上電極提供與N＋源極，閘極電極，和P－本體的直接接觸，而下電極係汲極電極。當正電壓被應用到上電極時，達成順向傳導。在閘極上的正偏壓使在閘極下方的P－本體反轉成N－通道，此可以允許順向電流流過。在閘極上的負偏壓不會造成N－通道形成。P－基底/N－漂移區變成反向偏壓pin二極體，並且支持反向電壓。不幸地，此元件會遇到寄生N＋/P/N雙極電晶體結構，造成dV/dt性能降低。
本發明藉由提供改善的半導體整流器元件，可以克服 上述所討論的問題和限制。大體上的描述特性，元件包含：矽層，其係具有已過飽和之第一導電型摻雜物；大致上位在過飽和矽層下方且臨近過飽和矽層之第一導電型本體區；大致上位在本體區下方且臨近本體區之第二導電型漂移區；及大致上位在漂移區下方之第二導電型基板。
大體上的描述，上述元件之製造方法包含下列步驟：沉積第二導電型漂移區在第二導電型基板上；將第一導電型摻雜物植入漂移區，以產生第一導電型本體區；形成高階矽化物層，如矽化鈦，在本體區上；及密化在矽化物層和本體區之間的介面區之植入摻雜物的部分，以產生第一導電型摻雜物已過飽和之矽層。
在一種實施例中，第一導電型係P型，而第二導電型係N型。因此，在本實施例中，元件大體上包含δP＋＋層，P－本體，N－漂移區，N＋基板，陽極，及陰極。在本實施例中，P－本體大致上位在δP＋＋層下方且臨近δP＋＋層，N－漂移區大致上位在P－本體下方且臨近P－本體，N＋基板大致上位在N－漂移區下方，陽極大致上位在δP＋＋層上方，及陰極大致上位在N＋基板下方。
因此，在本實施例中，元件之製造方法包含下列步驟：沉積N－漂移區在N＋基板上；將硼植入N－漂移區，以產生P－本體區；形成矽化鈦層在P－本體區上；及密化在矽化鈦層和P－本體區之間的介面區之植入硼的部分，以產生過飽和P型摻雜矽之δP＋＋層。
在下面之實施方式中，將詳細說明本發明這些的和其他的特徵。
參考圖式，一高效功率半導體整流器元件10將根據各種不同的實施例，包含本發明之優選實施例，在此處說明，圖示，和以不同方式揭露。
大體上描述，元件10包括：一層矽，其係具有過飽和之第一導電型摻雜物；大致上臨近過飽和矽層之第一導電型本體區；大致上臨近本體區之第二導電型漂移區；及位在漂移區下方之第二導電型基板。
在一實施例中，第一導電型係P型，而第二導電型係N型。因此，在本實施例中，參考第1圖到第4圖，元件10大體上包含δP＋＋層12，P－本體14，N－漂移區16，N＋基板18，陽極20，及陰極22。在本實施例中，P－本體14大致上位置臨近δP＋＋層12，N－漂移區16大致上位置臨近P－本體14，N＋基板18大致上位在N－漂移區16下方，陽極20大致上位在δP＋＋層12上方，及陰極22大致上位在N＋基板下方。當與位置名詞組合時，如上方，下方，或臨近，此處所使用的”大致上”一詞係上述構件的相對位置定位，而且允許(A)複雜的形狀，其中至少構件的主要部分與所說明的相對位置相稱，及(B)插入構件，如區域或膜層，特別插入次要的構件，如可以具有由於製程和/或構件之間的反應而造成稍微不同特性之介面區域。再如此處所使用的， 名辭“上方”和“下方”係構件的個別側，即“上方”係構件的一側，而“下方”係構件的另一側。一般而言，在陽極20的相對方向之任何位置都是“上方”，而在陰極22的相對方向之任何位置都是“下方”。但是注意：如此處所使用的“上方”和“下方”係主觀的定義，而且與整個元件10的任何特定方向無關。
在一實施例中，δP＋＋層12係P型摻雜矽的過飽和區且厚度約為幾個原子層；P－本體14係硼佈植多晶矽的區域；N－漂移區16的電阻率約為每公分0.4歐姆，而厚度約為3微米；及N＋基板18的電阻率約等於或小於每公分5×10－3 歐姆，而且摻雜砷或磷。
在一實施例中，元件10還包含下列額外的構件。矽化鈦區56，或其他高階矽化物，其係位在δP＋＋層12上方且大致臨近δP＋＋層12。當作閘極介電質功能之氧化矽層36係位在N－漂移區16，P－本體14，δP＋＋層12，和矽化鈦區56其中之一或多個的上方且大致上臨近。在一實施例中，閘極氧化物36的厚度約為85。多晶矽層38係位在氧化矽層36的上方且大致上臨近。在一實施例中，多晶矽層38係以約8e15 cm－2 劑量的砷和約40 keV的能量佈植。鈦層52係位在多晶矽層38的上方且大致上臨近。在一實施例中，鈦層52的厚度約為300。氮化鈦層54係位在鈦層52的上方且大致上臨近，而且位在陽極20的下方且大致上臨近。在一實施例中，氮化鈦層54的厚度約為500。
不外加閘極電壓時，元件10當作pin二極體。施加正閘極電壓將在閘極介電質下方造成二維電子通道和形成穿隧δP＋/N＋接面。
施加正偏壓到δP＋＋層12，由於帶－對－帶穿隧造成很大的順向電流流過。第2圖為元件10在熱平衡狀態下的能帶圖，而第3圖為元件的半導體表面之能帶圖，其中電子電流從二維MOSFET通道流進三維δP＋＋層12。施加較高順向偏壓，由於捕捉輔助穿隧電流，造成順向電流增加。
施加反向偏壓造成負閘極偏壓，在P－本體14的表面停止反轉，及元件10當作P－i－N二極體。第4圖為反向偏壓二極體之元件的半導體表面之能帶圖。施加較高反向偏壓，造成P－本體14的表面變成更累積，接著造成低反向漏電流。
大體上描述，元件10之製造方法包括下列步驟：沉積第二導電型漂移區在第二導電型基板上；將第一導電型摻雜物植入漂移區，以產生第一導電型本體區；形成高階矽化物層，如矽化鈦，在本體區上；及密化在矽化物層和本體區之間的介面區之植入摻雜物的部分，以產生第一導電型摻雜物已過飽和之矽層。
如所述者，在一實施例中，第一導電型係P型，而第二導電型係N型。因此，在本實施例中，方法包含下列步驟：沉積N－漂移區在N＋基板上；將硼植入N－漂移區，以產生P－本體區；形成矽化鈦層在P－本體區上；及密化在矽 化鈦層和P－本體區之間的介面區之植入硼的部分，以產生過飽和P型摻雜矽之δP＋＋層。
在一實施例中，參考第5圖到第20圖，元件10係根據下面的詳細步驟製造。
步驟1：如第5圖所示，N型層26，其將會是N－漂移區16，磊晶沉積在矽N＋基板18上。
步驟2：如第6圖所示，起始氧化矽層28成長在N型層上。在一實施例中，氧化矽層28的厚度約為0.75微米；在另一實施例中，其厚度約在0.5微米和1.0微米之間。
步驟3：如第7圖所示，藉由蝕刻，或移除部分的氧化矽層28之第一微影製程步驟，界定防護環30。然後剝離在微影製程步驟所使用的光阻。對於具有40V或更低之相當低的崩潰電壓之二極體，此步驟和所產生之P＋防護環，可以不用考慮。再者，深硼佈植和淺硼佈植足以終止沿著在步驟6所產生之開口區34的工作區周圍。藉由將在步驟6的第二微影製程步驟所產生之開口區34的周圍與藉由在步驟11的第三微影製程步驟所產生之開口區的重疊，可以達成此簡化。
步驟4：將硼植入防護環30，以產生硼佈植區32。硼佈植30的劑量和能量範圍可以非常寬。在一實施例中，硼佈植30係以約3e13 cm－2 的劑量和約30 keV的能量佈植。在一關於相當低的崩潰電壓之實施例中，如約等於或小於40V，此硼佈植和後續在其上的工作可以不用考慮。
步驟5：如第8圖所示，擴散硼佈植30，並在硼佈植的矽上再成長薄氧化矽層，以提供邊緣邊界。
步驟6：如第9圖所示，蝕刻在第二微影製程步驟所產生之晶片中央的氧化矽層28，以打開工作區34。
步驟7：如第10圖所示，將閘極氧化物層36成長在工作區34內。在一實施例中，閘極氧化物層36的厚度約為85。
步驟8：如第11圖所示，沉積多晶矽，以產生多晶矽層38。在一實施例中，多晶矽層38的厚度約為1500。
步驟9：多晶矽層38被佈植以砷。在一實施例中，砷佈植的劑量約為8e15 cm－2 ，而能量約為40 keV。
步驟10：如第12圖所示，部分氧化多晶矽層38，留下約800的非氧化多晶矽，然後產生高N型摻雜多晶矽閘極40。
步驟11：如第13圖所示，在第三微影製程步驟蝕刻閘極，即進一步界定。
步驟12：如第14圖所示，濕蝕刻氧化矽40，以產生下切區42。下切量界定通道的長度。在一實施例中，此步驟和造成的下切可以不用考慮。
步驟13：如第15圖所示，蝕刻多晶矽層38。在一實施例中，蝕刻係使用反應離子蝕刻製程完成。
步驟14：如第16圖所示，將硼植入N－漂移區，以產生將會是P－本體14之硼佈植區46。在一實施例中，硼佈 植的劑量約為3e13 cm－2 ，而能量約為80 keV。
步驟15：如第17圖所示，將硼植入臨近在步驟14所產生的P－本體14之通道區48。在一實施例中，此步驟和造成的額外硼佈植可以不用考慮。
步驟16：如第18圖所示，蝕刻在多晶矽區外面之上氧化矽層38和閘極氧化物層36，以確保在閘極多晶矽，P－本體14，和要.在步驟17加入之濺鍍金屬系統的鈦/氮化鈦之間有良好的接觸。
步驟17：如第19圖所示，分別使用濺鍍和反應澱鍍沉積製程沉積鈦52和氮化鈦54。在一實施例中，鈦52的厚度約為300，而氮化鈦54的厚度約為500。
步驟18：參考第20圖，形成矽化鈦層56。在650度C或更高的溫度下，在接觸區之矽的量反轉成矽化鈦層56。在接觸區之硼被移動，或”除雪”，到在矽化鈦和矽之間的介面區，產生具有厚度約幾個原子層之過飽和P型摻雜矽的δP＋＋層12。
產生過飽和δP＋＋層的其他方法包含分子束磊晶法(MBE)和原子層沉積法(ALD)，但是這些方法太昂貴也太複雜。本發明之方法使用形成高階矽化物層，如矽化鈦。硼原子係藉由促進矽化物相到矽化物/矽介面而被清除，或除雪，而且，若形成矽化物之製程係在非氧化氛圍下，如氮氛圍，以良好控制的溫度下執行，則清除的硼原子會餘留在介面區之中。此係因為矽化物形成的時間小於1分鐘， 而且溫度夠低，以防止硼原子擴散進入矽晶格太深而形成δP＋＋層。
步驟19：沉積陽極20，或上金屬，如藉由濺鍍沉積製程。金屬的型式將取決於使用之電極接觸的型式。在一關於打線接合接點之實施例中，上金屬係鋁。在另一關於焊接的接點之實施例中，上金屬可以為金或銀。
步驟20：蝕刻陽極，以在第四微影製程步驟界定其圖案。
步驟21：如期望的，將晶圓薄化。典型的，矽量自晶圓的陰極，或背面移除，以減少最終的晶片厚度。
步驟22：陰極22，或背金屬被沉積在晶圓的陰極側上。使用的金屬系統將取決於陰極接點的型式，如焊接物或共金。
根據上面的討論，將會體會到本發明的元件提供顯著超越習知技術之優點，包含在順向電壓降和反向漏電流之間有利的平衡，快速的切換能力，及有利的dV/dt性能。此改善至少部分可以藉由排除出現在習知技術之元件的寄生N＋/P/N電晶體而達成。再者，只需要四個微影製程步驟就可以製作元件，此比習知技術之元件所需要的五個要少。對於40V的低崩潰電壓或更低，藉由排除P＋防護環，從四個步驟進一步減少到三個步驟是可能的。因此，在既不是N＋源極也不是大量摻雜的P－本體要被佈植之元件方面，製造元件之製程可以明顯簡化。此允許減少胞元通道 密度和有其他幾何圖案，造成晶片尺寸的減少。晶片尺寸的減少造成現代功率整流器元件尺寸減少的足跡，也造成成本降低。
雖然本發明已參考各種不同的特別實施例詳細說明，但是此處應該瞭解可以被採用的等效例和替換例將不脫離本發明由申請專利範圍所說明的範圍。
因此本發明之優選實施例已詳細說明，申請專利範圍是新的而且期望受到包含下面申請專利範圍之專利證書的保護。
10‧‧‧元件
12‧‧‧δP＋＋層
14‧‧‧P－本體
16‧‧‧N－漂移區
18‧‧‧N＋基板
20‧‧‧陽極
22‧‧‧陰極
26‧‧‧N型層
28‧‧‧氧化矽層
30‧‧‧硼佈植
32‧‧‧硼佈植區
34‧‧‧開口區
36‧‧‧閘極氧化物
38‧‧‧多晶矽層
40‧‧‧氧化矽
42‧‧‧下切
46‧‧‧硼佈植區
48‧‧‧通道區
52‧‧‧鈦
54‧‧‧氮化鈦
56‧‧‧矽化鈦區
此處將參考下面的附圖詳細說明本發明，其中圖式的重點係清楚而非尺寸：第1圖為根據本發明之元件的實施例之片斷橫截面正視圖；第2圖為第1圖之元件的區域A之片斷橫截面正視圖，其中元件係在熱平衡狀態下；第3圖為第1圖之元件的區域A之片斷橫截面正視圖，其中元件係在順向偏壓下；第4圖為第1圖之元件的區域A之片斷橫截面正視圖，其中元件係在反向偏壓下；第5圖為根據元件製造方法實施例的第一步驟之元件片斷橫截面正視圖；第6圖為根據第二步驟之元件片斷橫截面正視圖； 第7圖為根據第三步驟之元件片斷橫截面正視圖；第8圖為根據第五步驟之元件片斷橫截面正視圖；第9圖為根據第六步驟之元件片斷橫截面正視圖；第10圖為根據第七步驟之元件片斷橫截面正視圖；第11圖為根據第八步驟之元件片斷橫截面正視圖；第12圖為根據第十步驟之元件片斷橫截面正視圖；第13圖為根據第十一步驟之元件片斷橫截面正視圖；第14圖為根據第十二步驟之元件片斷橫截面正視圖；第15圖為根據第十三步驟之元件片斷橫截面正視圖；第16圖為根據第十四步驟之元件片斷橫截面正視圖；第17圖為根據第十五步驟之元件片斷橫截面正視圖；第18圖為根據第十六步驟之元件片斷橫截面正視圖；第19圖為根據第十七步驟之元件片斷橫截面正視圖；及第20圖為根據第十八步驟之元件片斷橫截面正視圖。
10‧‧‧元件
12‧‧‧δP＋＋層
14‧‧‧P－本體
16‧‧‧N－漂移區
18‧‧‧N＋基板
20‧‧‧陽極
22‧‧‧陰極
56‧‧‧矽化鈦區

Claims (18)

  1. 一種半導體整流器元件，包括：δP++層；P-本體，大致上位在δP++層下方且臨近δP++層；N-漂移區，大致上位在P-本體下方且臨近P-本體；及N+基板，大致上位在N-漂移區下方；矽化鈦區，大致上位在δP++層上方且臨近δP++層；功能當作閘極介電質之氧化層，大致上位在N-漂移區、P-本體、δP++層、和矽化鈦區其中之一或以上的上方且大致上臨近；多晶矽層，大致上位在氧化層的上方且臨近；及鈦層，大致上位在多晶矽層的上方且大致上臨近。
  2. 如申請專利範圍第1項之半導體整流器元件，其中鈦層的厚度約為300Å。
  3. 如申請專利範圍第1項之半導體整流器元件，其中還包括氮化鈦層，大致上位在鈦層的上方且大致上臨近。
  4. 如申請專利範圍第2項之半導體整流器元件，其中氮化鈦層的厚度約為500Å。
  5. 一種半導體整流器元件之製造方法，包含下列步驟：(a)沉積N型層在矽N+基板上；(b)成長氧化矽層在N型層上；(c)藉由移除氧化矽層的第一部分，執行第一微影製程步驟以界定防護環； (d)將硼植入防護環，以產生硼佈植區；(e)擴散硼佈植區；(f)在硼佈植區的矽上再成長氧化矽層的第一部分；(g)執行第二微影製程步驟，以移除氧化矽層的第二部分，以打開工作區；(h)將閘極氧化物成長在工作區內；(i)沉積多晶矽層在閘極氧化物上；(j)以砷佈植多晶矽層；(k)部分氧化多晶矽層，產生氧化多晶矽層和非氧化多晶矽層，然後造成N型摻雜多晶矽閘極；(l)執行第三微影製程步驟，以進一步界定多晶矽閘極；(m)使用反應離子蝕刻製程蝕刻氧化多晶矽層；(n)將硼植入N-漂移區，以產生P-本體區；(o)移除光阻；(p)蝕刻氧化多晶矽層和閘極氧化物的上表面；(q)沉積鈦層在氧化多晶矽層和閘極氧化物上，及沉積氮化鈦層在鈦層上；及(r)藉由曝露部分的氧化多晶矽層於至少約650度C的溫度下，在P-本體區和鈦層之間形成矽化鈦層，造成硼被移到介面區及在矽化鈦層和P-本體區之間，產生過飽和P型摻雜矽的δP++層。
  6. 如申請專利範圍第5項之方法，其中步驟(b)之氧化矽層成長至厚度約在0.5微米和1.0微米之間。
  7. 如申請專利範圍第5項之方法，其中步驟(h)之閘極氧化物成長至厚度約為85Å。
  8. 如申請專利範圍第5項之方法，其中步驟(i)之多晶矽層成長至厚度約為1500Å。
  9. 如申請專利範圍第5項之方法，其中在步驟(j)，砷佈植的能量約為40keV。
  10. 如申請專利範圍第5項之方法，其中非氧化多晶矽層的厚度約為800Å。
  11. 如申請專利範圍第5項之方法，其中在步驟(o)，佈植磷的能量約為80keV。
  12. 如申請專利範圍第5項之方法，其中在步驟(q)，佈植磷的能量約為30keV。
  13. 如申請專利範圍第5項之方法，其中在步驟(q)，鈦層的厚度為300Å，而氮化鈦層的厚度為500Å。
  14. 如申請專利範圍第5項之方法，其中在步驟(r)，δP++層的厚度約為幾個原子層。
  15. 如申請專利範圍第5項之方法，其中還包含沉積陽極之步驟。
  16. 如申請專利範圍第5項之方法，其中還包含執行第四微影製程之步驟，以蝕刻陽極。
  17. 如申請專利範圍第5項之方法，其中還包含薄化N+基板之步驟。
  18. 如申請專利範圍第5項之方法，其中還包含沉積陰極之 步驟。
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