CN103918080A - 半导体器件及其制造方法 - Google Patents

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Abstract

MOSFET(1)设置有：第一沟槽(16)，其向主表面(10a)侧打开；衬底(10)，其包括碳化硅，在其主表面(10A)侧打开，其中形成有比第一沟槽(16)浅的第二沟槽(17)；栅极绝缘膜(20)；栅电极(30)；以及源电极(50)，其被定位为以便接触第二沟槽(17)的侧表面(17a)的顶部。衬底(10)包括：源极区(15)、体区(14)、以及漂移区(13)。第一沟槽(16)被形成为贯穿通过源极区(15)和体区(14)并且延伸到漂移区(13)中。第二沟槽(17)被形成为贯穿通过源极区(15)并且延伸到体区(14)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件和用于制造半导体器件的方法，更加具体地，涉及一种击穿电压特性的降低被抑制并且响应速度被提高的半导体器件，以及用于制造这样的半导体器件的方法。
背景技术
近年来，为了在半导体器件中实现高击穿电压、低损耗等等，已经采用碳化硅作为用于半导体器件的材料。碳化硅是具有比硅的带隙大的带隙的宽带隙半导体，在传统上已经使用硅作为用于半导体器件的材料。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、被减小的导通电阻等等。
采用碳化硅作为其材料的示例性半导体器件是MOSFET(金属氧化物半导体场效应晶体管)等等。MOSFET是根据预定的阈值电压控制沟道区中的反型层的存在/不存在以导通和中断电流的半导体器件。例如，已经考虑沟槽栅极型MOSFET等等。沟槽栅极型MOSFET的特征在于沿着沟槽的壁表面形成沟道区(例如，参见日本专利特开No.9-74193(专利文献1))。在沟槽栅极型MOSFET中，导通电阻能够被减小，但是由于在沟槽的底部中的电场集中，击穿电压特性被不利地降低。为了解决它，例如，提出使其中设置源电极的沟槽与其中设置栅电极的沟槽分开的MOSFET等等(例如，参见Y.Nakano,R.Nakamura,H.Sakairi,S.Mitani,T.Nakamura,"690V,1.00mΩcm24H-SiCDouble-Trench MOSFETs",International Conference on Silicon Carbideand Related Materials Abstract Book，(美国)，2011年9月11日，p.147(非专利文献1))。
引用列表
专利文献
PTL1：日本专利特开No.9-74193
非专利文献
NPL1:Y.Nakano,R.Nakamura,H.Sakairi,S.Mitani,T.Nakamura,"690V,1.00mΩcm24H-SiC Double-Trench MOSFETs",InternationalConference on Silicon Carbide and Related Materials Abstract Book,(United States),September11,2011,p.147
发明内容
技术问题
在专利文献1中提出的MOSFET中，源电极与源极区接触，并且经由与源极区相邻的接触区被连接到体区。因此，例如，当切换MOSFET的操作状态(从导通切换到截止状态)时，由于从在源极区和接触区之间的pn结延伸的耗尽层的影响阻碍空穴从源电极到体区的注入。这导致不利地减小MOSFET的响应速度。
在非专利文献1中提出的MOSFET中，在源电极和衬底之间的接触表面被形成为相对于沟槽的底表面靠近漏电极。因此，包括源电极的金属被容易地扩散到漂移区内，从而堆叠层错从接触表面延伸到漂移区。结果，不利地降低MOSFET的击穿电压特性。
已经鉴于前述问题提出了本发明，并且其目的是为了提供一种击穿电压特性的降低被抑制并且响应速度被提高的半导体器件，以及用于制造这样的半导体器件的方法。
问题的解决方案
根据本发明的半导体器件包括：衬底，该衬底是由碳化硅制成并且其中形成有第一沟槽和第二沟槽，第一沟槽在一个主表面一侧具有开口，第二沟槽在该主表面一侧具有开口并且比第一沟槽浅；栅极绝缘膜，该栅极绝缘膜被设置在第一沟槽的壁表面上并且与第一沟槽的壁表面接触；栅电极，该栅电极被设置在栅极绝缘膜上并且与栅极绝缘膜接触；以及接触电极，该接触电极被设置在第二沟槽的壁表面上并且与第二沟槽的壁表面接触。衬底包括：源极区，该源极区包括衬底的主表面和第一沟槽的壁表面；体区，该体区与源极区形成接触并且包括第一沟槽的壁表面；以及漂移区，该漂移区与体区形成接触并且包括第一沟槽的壁表面。第一沟槽被形成为延伸通过源极区和体区并且到达漂移区。第二沟槽被形成为延伸通过源极区并且到达体区。
在根据本发明的半导体器件中，接触电极被设置在第二沟槽的壁表面上并且与第二沟槽的壁表面接触，该第二沟槽的壁表面延伸通过源极区并且到达体区。因此，接触电极不经由接触区地与体区形成接触。因此，在根据本发明的半导体器件中，空穴或者电子能从接触区注入到体区，而不存在从在源极区和接触区之间的pn结延伸的耗尽层的影响。因此，半导体器件的操作状态能够被容易地切换，从而提高半导体器件的响应速度。此外，在根据本发明的半导体器件中，第二沟槽被形成为比第一沟槽浅。因此，在第一沟槽下方的漂移区中，抑制由构成接触电极的金属的扩散产生的缺陷延伸，从而抑制半导体器件的击穿电压的降低。因此，根据本发明中的半导体器件，能够提供一种击穿电压特性的降低被抑制并且响应速度被提高的半导体器件。
在半导体器件中，接触电极可以被设置为不在衬底的主表面上并且不与衬底的主表面接触。因此，能够容易地避免在接触电极和栅电极之间的短路。
在半导体器件中，第二沟槽的壁表面可以是由与{0001}面交叉的面构成。因此，构成接触电极的金属能够被容易地扩散到衬底中，从而进一步减小在接触电极和衬底之间的接触电阻。
在半导体器件中，在包括第一和第二沟槽的衬底的厚度方向上的横截面中，从在第二沟槽的最底部处的壁表面与{0001}面平行延伸的虚拟直线可以与面向第二沟槽的第一沟槽的壁表面交叉。结果，能够更加有效地抑制半导体器件的击穿电压特性的降低。
在半导体器件中，在包括第一和第二沟槽的衬底的厚度方向上的横截面中，该虚拟直线可以与面向第二沟槽的第一沟槽的壁表面交叉，而不与漂移区交叉。结果，能够进一步有效地抑制半导体器件的击穿电压特性的降低。
在半导体器件中，衬底的主表面可以由相对于{0001}面具有8°或者更小的偏离角的面构成。以这样的方式，能够更加容易地制备由碳化硅制成的衬底。
在半导体器件中，第一沟槽的壁表面可以相对于衬底的主表面形成钝角。因此，能够进一步减小半导体器件的导通电阻。
在半导体器件中，第一沟槽的壁表面可以是由相对于{0001}面具有不小于50°且不大于65°的偏离角的面构成。因此，能够更多地提高半导体器件的沟道迁移率。
在半导体器件中，体区可以具有不小于1.0×1017cm-3的杂质浓度。以这样的方式，在接触电极和体区之间的接触电阻能够进一步被减小。此外，体区可以具有不大于5.0×1018cm-3的杂质浓度。因此，在体区中的杂质浓度能够被设定为落入能够避免由碳化硅制成的衬底的结晶性降低的范围内。
一种用于制造本发明中的半导体器件的方法，包括下述步骤：制备由碳化硅制成并且具有主表面的衬底；在衬底中形成有源区；形成在衬底的主表面一侧具有开口的第一沟槽；形成在衬底的主表面一侧具有开口并且比第一沟槽浅的第二沟槽；将栅极绝缘膜设置在第一沟槽的壁表面上并且与第一沟槽的壁表面接触；将栅电极设置在栅极绝缘膜上并且与栅极绝缘膜接触；并且将接触电极设置在第二沟槽的壁表面上并且与第二沟槽的壁表面接触。在形成有源区的步骤中，形成源极区、体区、以及漂移区，源极区包括衬底的主表面，体区与源极区形成接触，漂移区与体区形成接触。在形成第一沟槽的步骤中，具有壁表面的第一沟槽被形成为延伸通过源极区和体区，到达漂移区，并且暴露源极区、体区、以及漂移区。在形成第二沟槽的步骤中，第二沟槽被形成为延伸通过源极区并且到达体区。
根据用于制造本发明中的半导体器件的方法，能够制造根据本发明的半导体器件，其中击穿电压特性的降低被抑制并且响应速度被提高。
本发明的有益效果
从上面的描述中显然的是，根据本发明中的半导体器件和用于制造半导体器件的方法，能够提供一种击穿电压特性的降低被抑制并且响应速度被提高的半导体器件，以及用于制造这样的半导体器件的方法。
附图说明
图1是示出MOSFET的结构的示意性的横截面图。
图2是示意性地示出用于制造MOSFET的方法的流程图。
图3是用于图示用于制造MOSFET的方法的示意性的横截面图。
图4是用于图示用于制造MOSFET的方法的示意性的横截面图。
图5是用于图示用于制造MOSFET的方法的示意性的横截面图。
图6是用于图示用于制造MOSFET的方法的示意性的横截面图。
图7是用于图示用于制造MOSFET的方法的示意性的横截面图。
图8是用于图示用于制造MOSFET的方法的示意性的横截面图。
图9是用于图示用于制造MOSFET的方法的示意性的横截面图。
图10是用于图示用于制造MOSFET的方法的示意性的横截面图。
图11是用于图示用于制造MOSFET的方法的示意性的横截面图。
具体实施方式
下面参考附图描述本发明的实施例。应注意的是，在下面描述的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。此外，在本说明书中，通过[]表示单独取向，通过<>表示群面，通过()表示单独的面，并且通过{}表示群面。另外，负指数应当通过在数字前面放上“-”(横条)而被晶体学地指示，但是在本说明书中通过在数字前面放上负号来指示。
首先，下面描述用作根据本发明的一个实施例的半导体器件的MOSFET1的结构。参考图1，MOSFET1包括：衬底10，该衬底10是由碳化硅制成并且具有主表面10a；栅极绝缘膜20；栅电极30；层间绝缘膜40；源电极50，每个源电极50均用作接触电极；源极焊盘电极60；漏电极70；以及漏极焊盘电极80。衬底10包括基础衬底11和半导体层12。在半导体层12中，形成漂移区13、体区14、以及源极区15。在衬底10中，第一沟槽16被形成为在主表面10a侧具有开口，并且第二沟槽17每个均被形成为在主表面10a侧具有开口。第二沟槽17中的每一个比第一沟槽16浅。
基础衬底11是由碳化硅制成，包含诸如N(氮)的n型杂质，并且因此具有n型导电性。漂移区13被形成在基础衬底11的主表面11a上。与基础衬底11一样，漂移区13包含诸如N(氮)的n型杂质，并且因此具有n型导电性。其在漂移区13中的浓度比在基础衬底11中的浓度低。
体区14中的每一个被形成在漂移区13上(在与基础衬底11侧相反的一侧)。体区14包含诸如Al(铝)或者B(硼)的p型杂质，并且因此具有p型导电性。
源极区15中的每一个被形成在体区14上(在与漂移区13侧相反的一侧)。源极区15包含诸如P(磷)的n型杂质，并且因此具有与基础衬底11和漂移区13一样的n型导电性。此外，源极区15中的n型杂质的浓度比其在漂移区13中的浓度高。
第一沟槽16具有壁表面16a和底表面16b，并且被形成为延伸通过源极区15和体区14并且到达漂移区13。具体地，第一沟槽16被形成为使得壁表面16a中的每一个被包括在源极区15、体区14、以及漂移区13中，并且使得底表面16b被设置在漂移区13中。此外，第二沟槽17中的每一个具有壁表面17a和底表面17b，并且被形成为延伸通过源极区15并且到达体区14。具体地，第二沟槽17被形成为使得壁表面17a中的每一个被包括在源极区15和体区14中，并且使得底表面17b被设置在体区14中。
因此，衬底10包括：源极区15，该源极区15包括衬底10的主表面10a和第一沟槽16的壁表面16a；体区14，该体区14与源极区15接触并且包括第一沟槽16的壁表面16a；以及漂移区13，该漂移区13与体区14接触并且包括第一沟槽16的壁表面16a。
栅极绝缘膜20是由例如SiO2(二氧化硅)制成，并且被设置在第一沟槽16的壁表面16a和底表面16b和衬底10的主表面10a上并且与其接触。
例如，栅电极30是由诸如其中添加有杂质的多晶硅的导体制成。栅电极30被设置在栅极绝缘膜20上并且与其接触，从而填充第一沟槽16。
层间绝缘膜40是由SiO2例如(二氧化硅)制成，并且被设置在栅极绝缘膜20和栅电极30上并且与其接触。具体地，层间绝缘膜40被设置为使得层间绝缘膜40和栅极绝缘膜20包围栅电极30，从而将栅电极30与源电极50电气地绝缘。
源电极50中的每一个被设置在第二沟槽17的壁表面17a和底表面17b上并且与其接触。具体地，源电极50是由能够与源极区15欧姆接触的材料，诸如NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)、或者TixAlySiz(硅化钛铝)制成。源电极50被设置为与源电极15和体区14接触。
漏电极70被形成在基础衬底11的与其主表面11a相反的主表面11b上并且与其接触。漏电极70是由能够与基础衬底11欧姆接触的材料，诸如与源电极50相同的材料制成。漏电极70被电气地连接到基础衬底11。
源极焊盘电极60被设置在层间绝缘膜40和源电极50上并且与其接触。具体地，源极焊盘电极60是由诸如Al(铝)的导体制成，并且经由源电极50被电气地连接到源极区15。
漏极焊盘电极80被设置在漏电极70上并且接触漏电极70。具体地，与源极焊盘电极60一样，漏极焊盘电极80是由诸如Al(铝)的导体制成，并且经由漏电极70被电气地连接到基础衬底11。
下面描述用作根据本实施例的半导体器件的MOSFET1的操作。参考图1，当电压被施加在源电极50和漏电极70之间的同时，被施加到栅电极30的电压小于阈值电压，即，在它处于截止状态时，被形成在体区14和漂移区13之间的pn结被反向偏置。因此，MOSFET1是处于非导电状态。同时，当栅电极30被馈送有等于或者大于阈值电压的电压时，沿着体区14中的第一沟槽16的壁表面16a积累载流子，从而形成反型层。结果，源极区15和漂移区13被相互电气地连接，从而电流在源电极50和漏电极70之间流动。以在上面描述的方式，MOSFET1操作。
如上所述，在用作根据本实施例的半导体器件的MOSFET1中，源电极50被设置在第二沟槽17的壁表面17a上并且与其接触，该第二沟槽17的壁表面17a通过源极区15延伸并且到达体区14。因此，源电极50不经由接触区地与体区14接触。因此，在MOSFET1中，空穴能够从源电极50注入到体区14，而没有从在源极区15和接触区之间的pn结延伸的耗尽层的影响。因此，MOSFET1的操作状态能够被容易地切换，从而提高MOSFET1的响应速度。此外，在MOSFET1中，第二沟槽17被形成为比第一沟槽16浅。因此，在第一沟槽16下方的漂移区13中，抑制由构成源电极50的金属的扩散导致的缺陷延伸，从而抑制MOSFET1的击穿电压的降低。因此，用作根据本实施例的半导体器件的MOSFET1是击穿电压特性的降低被抑制并且响应速度被提高的半导体器件。
此外，在MOSFET1中，源电极50可以被设置成与第二沟槽17的壁表面17a和底表面17b接触，并且可以被设置成不在如在图1中所示的衬底10的主表面10a上并且不与其接触。
以这样的方式，与在源电极50被设置在衬底10的主表面10a上并且与其接触的情况相比，在源电极50和栅电极30之间的距离变得较大。结果，当形成微小的MOSFET1时，能够容易地避免在源电极50和栅电极30之间的短路。
此外，在MOSFET1中，第二沟槽17的壁表面17a可以是由与{0001}面交叉的面构成。
由多晶硅制成的衬底10具有金属有可能在与{0001}面平行的方向中扩散的特性。因此，当与源电极50接触的第二沟槽17的壁表面17a适合于对应于与{0001}面交叉的面时，有助于使构成源电极50的金属扩散到衬底10中，从而进一步减小在源电极50和衬底10之间的接触电阻。
此外，在MOSFET1中，在包括第一和第二沟槽16，17的衬底10的厚度方向上的横截面中，从第二沟槽17的最底部处的壁表面17a与{0001}面平行延伸的虚拟直线A-A可以与面向第二沟槽17的第一沟槽16的壁表面16a交叉。具体地，如在图1中所示，在没有与漂移区13交叉的情况下，直线A-A可以与面向第二沟槽17的第一沟槽16的壁表面16a交叉。
因此，能够更加有效地抑制构成源电极50的金属被扩散到漂移区13内，特别地，能够更加有效地抑制其被扩散到在第一沟槽16的底表面16b下方的漂移区13。结果，能够更加有效地抑制MOSFET1的击穿电压特性的降低。
此外，在MOSFET1中，构成衬底10的主表面10a的面可以是相对于{0001}面具有8°或者更小的偏离角的面。
能够在<0001>方向中容易地生长碳化硅。因此，当构成衬底10的主表面10a的面适合于相对于{0001}面具有落入上述范围内的偏离角时，能够更加容易地制备由碳化硅制成的衬底10。
此外，在MOSFET1中，第一沟槽16的壁表面16a可以相对于衬底10的主表面10a形成钝角。因此，能够在源电极50和漏电极70之间确保更宽的载流子通过的区域，从而进一步减小MOSFET1的导通电阻。
此外，在MOSFET1中，构成第一沟槽16的壁表面16a的面可以是相对于{0001}面具有不小于50°并且不大于65°的偏离角的面。因此，能够更多地提高MOSFET1的沟道迁移率。
此外，在MOSFET1中，体区14可以具有1.0×1017cm-3或者更大的p型杂质浓度。以这样的方式，能够进一步减小在源电极50和体区14之间的接触电阻。此外，体区14可以具有5.0×1018cm-3或者更小的p型杂质浓度。因此，体区14中的杂质浓度能够被设定为落入能够避免由碳化硅制成的衬底10的结晶性降低的范围内。
此外，在MOSFET1中，源电极50不经由接触区地被连接到体区14。因此，能够省略形成接触区的步骤，从而实现更加有效的制造工艺。此外，如上所述，在相对于{0001}面具有落入上述范围内的偏离角的面被用作构成第一沟槽16的壁表面16a的面的情况下，在体区中的杂质浓度和MOSFET1中的沟道迁移率之间的折衷关系变小。因此，即使在体区14具有落入上述范围内的p型杂质浓度的情况下，也能够抑制MOSFET1的沟道迁移率的减小。
下面描述本发明的一个实施例中的用于制造半导体器件的方法。在用于制造本实施例中的半导体器件的方法中，能够制造用作根据本实施例的半导体器件的MOSFET1。参考图2，首先，作为步骤(S10)，执行衬底制备步骤。在此步骤(S10)中，执行下面描述的步骤(S11)和(S12)，以制备由碳化硅制成的衬底10。
首先，作为步骤(S11)，执行基础衬底制备步骤。在此步骤(S11)中，由例如4H-SiC制成的晶锭(未示出)被切片，以制备如在图3中所示的由碳化硅制成的基础衬底11。
接下来，作为步骤(S12)，执行外延生长层形成步骤。在此步骤(S12)中，参考图3，通过在基础衬底11的主表面11a上外延生长来形成半导体层12。以这样的方式，制备了包括基础衬底11和半导体层12并且具有主表面10a的衬底10。
接下来，作为步骤(S20)，执行有源区形成步骤。在此步骤(S20)中，执行下面描述的步骤(S21)和(S22)，以在衬底10中形成有源区。首先，作为步骤(S21)，执行离子注入步骤。在此步骤(S21)中，参考图4，例如，Al(铝)离子首先被注入到半导体层12，从而形成p型导电性的体区14。接下来，例如，将P(磷)离子注入到半导体层12的、比已经注入Al离子的深度浅的深度，从而形成n型导电性的源极区15。此外，在半导体层12中，既没有形成体区14也没有源极区15的区域用作漂移区13。以这样的方式，包括衬底10的主表面10a的源极区15、与源极区15形成接触的体区14、以及与体区14形成接触的漂移区13被形成在半导体层12中。
接下来，作为步骤(S22)，执行活化退火步骤。在此步骤(S22)中，通过加热衬底10，在步骤(S21)中注入的杂质被活化。因此，在其中被注入有的杂质的区域中产生所期望的载流子。以这样的方式，有源区被形成在衬底10中。
接下来，作为步骤(S30)，执行第一沟槽形成步骤。在此步骤(S30)中，参考图5和图6，第一沟槽16被形成在衬底10中以在主表面10a侧具有开口并且具有壁表面16a和底表面16b。具体地，例如，参考图5，首先，采用P-CVD(等离子体化学气相沉积)方法以形成掩膜90，掩膜90具有与要形成第一沟槽16的主表面10a的区域一致的开口。掩膜90是由SiO2(二氧化硅)制成。接下来，例如，在包含SF6(六氟化硫)气体和氧气的气氛中，借助于电感耦合反应离子蚀刻(ICP-RIE)等等，在由附图中的箭头指示的方向中蚀刻衬底10。接下来，参考图6，例如，在包含氧和诸如氯的卤素基气体的气氛中执行热蚀刻。在完成蚀刻工艺之后，掩膜90被去除。以这样的方式，具有壁表面16a和底表面16b的第一沟槽16被形成为延伸通过源极区15和体区14，到达漂移区13，并且暴露源极区15、体区14、以及漂移区13。
接下来，作为步骤(S40)，执行第二沟槽形成步骤。在此步骤(S40)中，参考图7，与在上面描述的步骤(S30)一样，衬底10被蚀刻，从而具有侧表面17a和底表面17b的第二沟槽17被形成为延伸通过源极区15，到达体区14，并且暴露源极区15和体区14。
接下来，作为步骤(S50)，执行栅极绝缘膜形成步骤。在此步骤(S50)中，参考图8，例如，通过在包含氧的气氛中加热衬底10，由SiO2(二氧化硅)制成的栅极绝缘膜20被形成为覆盖衬底10的主表面10a、第一沟槽16的壁表面16a和底表面16b、以及第二沟槽17的壁表面17a和底表面17b。
接下来，作为步骤(S60)，执行栅电极形成步骤。在此步骤(S60)中，参考图9，例如，采用LP(低压)CVD方法，以形成其中添加有杂质的多晶硅膜，从而填充第一沟槽16。以这样的方式，栅电极30被形成在栅极绝缘膜20上并且与其接触。
接下来，作为步骤(S70)，执行层间绝缘膜形成步骤。在此步骤(S70)中，参考图10，例如，采用CVD方法，以形成由SiO2(二氧化硅)制成的层间绝缘膜40，使得层间绝缘膜40和栅极绝缘膜20包围栅电极30。
接下来，作为步骤(S80)，执行欧姆电极形成步骤。在此步骤(S80)中，参考图11，首先，从要形成源电极50的区域中去除层间绝缘膜40和栅极绝缘膜20，从而形成暴露源极区15和体区14的区域。然后，例如，在此区域中，形成由Ni制成的金属膜。同样地，由Ni制成的金属膜被形成在基础衬底11的与其主表面11a相反的主表面11b上。然后，通过加热金属膜，金属膜的至少一部分被硅化，从而形成被电气地连接到衬底10的源电极50和漏电极70。
接下来，作为步骤(S90)，执行焊盘电极形成步骤。在此步骤(S90)中，参考图1，例如，采用沉积方法以形成源极焊盘电极60，该源极焊盘电极60是由诸如Al(铝)的导体制成，以便覆盖源电极50和层间绝缘膜40。此外，与源极焊盘电极60一样，例如，采用沉积方法，以在漏电极70上形成由诸如Al(铝)的导体制成的漏极焊盘电极80。通过执行如上所述的步骤(S10)至(S90)，制造MOSFET1，从而完成用于制造本实施例中的半导体器件的方法。因此，在用于制造根据本实施例的半导体器件的方法中，能够制造用作根据本实施例并且其中击穿电压特性的减小被抑制并且特性被提高的半导体器件。
此外，在本实施例中，仅图示了第一和第二沟槽16、17分别具有底表面16b、17b，但是本发明的半导体器件和用于制造半导体器件的方法不限于此。例如，也能够为具有均不具有底表面的V形的第一和第二沟槽的MOSFET以及用于制造这样的MOSFET的方法采用本发明中的半导体器件和用于制造半导体器件的方法。
此外，在本发明中，仅图示了MOSFET和用于制造MOSFET的方法，但是本发明中的半导体器件和用于制造半导体器件的方法不限于此。例如，也能够为被要求抑制击穿电压特性的降低并且提高响应速度的诸如IGBT(绝缘栅双极晶体管)的半导体器件以及用于制造这样的半导体器件的方法采用本发明中的半导体器件和用于制造半导体器件的方法。
在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围通过权利要求项而不是在上面描述的实施例来限定，并且旨在包括等效于权利要求项内的意义和范围的任何修改。
工业适用性
本发明中的半导体器件和用于制造半导体器件的方法能够被特别有利地应用于被要求抑制击穿电压特性的降低并且提高器件特性的半导体器件，以及用于制造这样的半导体器件的方法。
附图标记列表
1：MOSFET；10：衬底；11：基础衬底；10a，11a，11b：主表面；12：半导体层；13：漂移区；14：体区；15：源极区；16：第一沟槽；17：第二沟槽；16a，17a：壁表面；16b，17b：底表面；20：栅极绝缘膜；30：栅电极；40：层间绝缘膜；50：源电极；60：源极焊盘电极；70：漏电极；80：漏极焊盘电极；90：掩膜。

Claims (10)

1.一种半导体器件(1)，包括：
衬底(10)，所述衬底(10)由碳化硅制成并且具有在所述衬底(10)中形成的第一沟槽(16)和第二沟槽(17)，所述第一沟槽(16)在一个主表面(10a)一侧具有开口，所述第二沟槽(17)在所述主表面(10a)一侧具有开口并且比所述第一沟槽(16)浅；
栅极绝缘膜(20)，所述栅极绝缘膜(20)被设置在所述第一沟槽(16)的壁表面(16a)上并且与所述第一沟槽(16)的所述壁表面(16a)接触；
栅电极(30)，所述栅电极(30)被设置在所述栅极绝缘膜(20)上并且与所述栅极绝缘膜(20)接触；以及
接触电极(50)，所述接触电极(50)被设置在所述第二沟槽(17)的壁表面(17a)上并且与所述第二沟槽(17)的所述壁表面(17a)接触，
所述衬底(10)包括
源极区(15)，所述源极区(15)包括所述衬底(10)的所述主表面(10a)和所述第一沟槽(16)的所述壁表面(16a)，
体区(14)，所述体区(14)与所述源极区(15)接触并且包括所述第一沟槽(16)的所述壁表面(16a)，以及
漂移区(13)，所述漂移区(13)与所述体区(14)接触并且包括所述第一沟槽(16)的所述壁表面(16a)，
所述第一沟槽(16)被形成为延伸通过所述源极区(15)和所述体区(14)并且到达所述漂移区(13)，
所述第二沟槽(17)被形成为延伸通过所述源极区(15)并且到达所述体区(14)。
2.根据权利要求1所述的半导体器件(1)，其中，所述接触电极(50)被设置为不在所述衬底(10)的所述主表面(10a)上并且不与所述衬底(10)的所述主表面(10a)接触。
3.根据权利要求1或2所述的半导体器件(1)，其中，所述第二沟槽(17)的所述壁表面(17a)由与{0001}面交叉的面构成。
4.根据权利要求1-3中的任何一项所述的半导体器件(1)，其中，在包括所述第一和第二沟槽(16，17)的所述衬底(10)的厚度方向上的横截面中，虚拟直线(A-A)与所述第一沟槽(16)的面向所述第二沟槽(17)的所述壁表面(16a)交叉，所述虚拟直线(A-A)从所述第二沟槽(17)的最底部处的所述壁表面(17a)起与{0001}面平行地延伸。
5.根据权利要求4所述的半导体器件(1)，其中，在包括所述第一和第二沟槽(16，17)的所述衬底(10)的厚度方向上的横截面中，所述虚拟直线(A-A)与所述第一沟槽(16)的面向所述第二沟槽(17)的所述壁表面(16a)交叉，而不与所述漂移区(13)交叉。
6.根据权利要求1-5中的任何一项所述的半导体器件(1)，其中，所述衬底(10)的所述主表面(10a)由相对于{0001}面具有8°或者更小的偏离角的面构成。
7.根据权利要求1-6中的任何一项所述的半导体器件(1)，其中，所述第一沟槽(16)的所述壁表面(16a)相对于所述衬底(10)的所述主表面(10a)形成钝角。
8.根据权利要求1-7中的任何一项所述的半导体器件(1)，其中，所述第一沟槽(16)的所述壁表面(16a)由相对于{0001}面具有不小于50°且不大于65°的偏离角的面构成。
9.根据权利要求1-8中的任何一项所述的半导体器件(1)，其中，所述体区(14)具有不小于1.0×1017cm-3并且不大于5.0×1018cm-3的杂质浓度。
10.一种用于制造半导体器件的方法，包括以下步骤：
制备由碳化硅制成并且具有主表面(10a)的衬底(10)；
在所述衬底(10)中形成有源区；
形成在所述衬底(10)的所述主表面(10a)一侧具有开口的第一沟槽(16)；
形成在所述衬底(10)的所述主表面(10a)一侧具有开口并且比所述第一沟槽(16)浅的第二沟槽(17)；
将栅极绝缘膜(20)设置在所述第一沟槽(16)的壁表面(16a)上并且与所述第一沟槽(16)的所述壁表面(16a)接触；
将栅电极(30)设置在所述栅极绝缘膜(20)上并且与所述栅极绝缘膜(20)接触；并且
将接触电极(50)设置在所述第二沟槽(17)的壁表面(17a)上并且与所述第二沟槽(17)的所述壁表面(17a)接触，
在形成所述有源区的步骤中，形成源极区(15)、体区(14)、以及漂移区(13)，所述源极区(15)包括所述衬底(10)的所述主表面(10a)，所述体区(14)与所述源极区(15)接触，所述漂移区(13)与所述体区(14)接触，
在形成所述第一沟槽(16)的步骤中，具有所述壁表面(16a)的所述第一沟槽(16)被形成为延伸通过所述源极区(15)和所述体区(14)，到达所述漂移区(13)，并且暴露所述源极区(15)、所述体区(14)、以及所述漂移区(13)，
在形成所述第二沟槽(17)的步骤中，所述第二沟槽(17)被形成为延伸通过所述源极区(15)并且到达所述体区(14)。
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