CN103959476B - 半导体器件及其制造方法 - Google Patents

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Abstract

MOSFET(1)设置有：衬底(10)，其由碳化硅制成并且在其上形成第一沟槽(17)，该第一沟槽(17)朝向衬底(10)的主表面(10A)开口；栅极绝缘膜(20)；以及栅电极(30)。衬底(10)包括：n型源极区(15)，其进一步包括衬底(10)的主表面(10A)和第一沟槽(17)的壁表面(17A)；p型体区(14)，其与源极区(15)接触并且进一步包括第一沟槽(17)的壁表面(17A)；n型漂移区(13)，其与体区(14)接触并且进一步包括第一沟槽(17)的壁表面(17A)；以及p型深区域(16)，其与体区(14)接触并且延伸到比第一沟槽(17)深的区域。第一沟槽(17)被形成为使得在壁表面(17A)和深区域(16)之间的距离随着离衬底(10)的主表面(10A)的距离增加而增加。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件和用于制造半导体器件的方法，并且更加特别地涉及一种具有改进的击穿电压特性和减少的导通电阻的半导体器件，和用于制造这样的半导体器件的方法。
背景技术
近年来，为了实现半导体器件的高的击穿电压、低损耗等等，已经采用碳化硅作为半导体器件的材料。碳化硅是具有比已经被传统地广泛地用作用于半导体器件的材料的硅的带隙大的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高的击穿电压、减少的导通电阻等等。
采用碳化硅作为其材料的示例性的半导体器件是MOSFET(金属氧化物半导体场效应晶体管)等等。MOSFET是根据预定的阈值电压控制沟道区中的反型层的存在/不存在以传导和中断电流的半导体器件。例如，已经考虑了其特征在于沿着沟槽的壁表面形成沟道区的沟槽栅极型MOSFET等等。
在沟槽栅极型MOSFET中，能够减少导通电阻，但是由于对在沟槽的底部中形成的栅极绝缘膜上的电场集中，不利地劣化击穿电压特性。为了解决这一点，例如，已经提出在衬底中形成延伸到与沟槽一样深或者比沟槽更深的区域的p型深区域、将耗尽层从p型深区域和n型漂移区之间的pn结延伸，并且从而减轻在沟槽的底部上的电场集中(参见例如日本专利特开No.2009-117593(专利文献1))。
引用列表
专利文献
PTL1：日本专利特开No.2009-117593
发明内容
技术问题
在专利文献1中提出的MOSFET中，沟槽和深区域均被形成为在衬底的厚度方向中平行地延伸。因此，当MOSFET被小型化时，在沟槽和深区域之间的区域变窄并且从而用于载流子的通道变窄，导致MOSFET的导通电阻的增加。
已经鉴于前述问题提出本发明，并且本发明的一个目的是为了提供一种具有改进的击穿电压特性以及减少的导通电阻的半导体器件、以及用于制造这样的半导体器件的方法。
问题的解决方案
根据本发明的半导体器件包括：衬底，该衬底由碳化硅制成并且具有其中形成的第一沟槽，该第一沟槽在一个主表面侧开口；栅极绝缘膜，该栅极绝缘膜被设置在第一沟槽的壁表面上并且与第一沟槽的壁表面接触；以及栅电极，该栅电极被设置在栅极绝缘膜上并且与栅极绝缘膜接触。衬底包括第一导电类型的源极区，该源极区包括衬底的主表面和第一沟槽的壁表面；第二导电类型的体区，该体区与源极区接触并且包括第一沟槽的壁表面；第一导电类型的漂移区，该漂移区与体区接触并且包括第一沟槽的壁表面；以及第二导电类型的深区域，该深区域与体区接触并且延伸到比第一沟槽深的区域。第一沟槽被形成为使得在壁表面和深区域之间的距离随着离衬底的主表面的距离增加而增加。
在根据本发明的半导体器件中，延伸到比第一沟槽更深的区域的第二导电类型的深区域被形成在衬底中。因此，通过从在深区域与第一导电类型的漂移区之间的pn结延伸的耗尽层能够抑制在栅极绝缘膜上的电场集中。此外，在根据本发明的半导体器件中，第一沟槽被形成为使得离深区域的距离随着离衬底的主表面的距离增加而增加。这能够在衬底内确保更宽的载流子通过的区域，导致半导体器件的导通电阻的进一步减少。因此，根据按照本发明的半导体器件，能够提供一种具有改进的击穿电压特性以及减少的导通电阻的半导体器件。
在半导体器件中，第一沟槽的壁表面可以相对于衬底的主表面形成钝角。因此，更加容易地在衬底内确保更宽的载流子通过的区域。
在半导体器件中，在衬底中可以形成有第二沟槽，该第二沟槽穿透源极区并且到达体区、在主表面侧开口，并且比第一沟槽浅。另外，半导体器件可以进一步包括接触电极，该接触电极被设置在第二沟槽的壁表面上并且与第二沟槽的壁表面接触。这有助于将载流子从接触电极注入到体区，导致提高半导体器件的响应速度。
在半导体器件中，在衬底中可以形成有第二沟槽，该第二沟槽比在体区和漂移区之间的接触表面浅。因此，更加容易地避免在体区中发生穿通。
在半导体器件中，接触电极可以被设置为不在衬底的主表面上并且不与衬底的主表面接触。因此，容易避免在接触电极和栅电极之间的短路。
在半导体器件中，构成第二沟槽的壁表面的面可以是与{0001}面相交的面。因此，有助于将构成接触电极的金属扩散到衬底中，并且结果，能够进一步减少在接触电极和衬底之间的接触电阻。
在半导体器件中，在沿着包括第一和第二沟槽的衬底的厚度方向的横截面中，从在第二沟槽的最低部的壁表面平行于{0001}面延伸的虚拟直线可以与第一沟槽的面向第二沟槽的壁表面相交。因此，能够抑制半导体器件的击穿电压特性的劣化。
在半导体器件中，在沿着包括第一和第二沟槽的衬底的厚度方向的横截面中，虚拟直线可以在与漂移区不相交的情况下，与第一沟槽的面向第二沟槽的壁表面相交。因此，能够更加有效地抑制半导体器件的击穿电压特性的劣化。
在半导体器件中，构成衬底的主表面的面可以是相对于{0001}面具有8°或者更小的偏离角的面。因此，能够更加容易地制备由碳化硅制成的衬底。
在半导体器件中，构成第一沟槽的壁表面的面可以是相对于{0001}面具有不小于50°并且不大于65°的偏离角的面。因此，能够进一步提高半导体器件中的沟道迁移率。
一种用于制造根据本发明的半导体器件的方法包括下述步骤：制备由碳化硅制成并且具有主表面的衬底；在衬底中形成有源区；形成在衬底的主表面侧开口的第一沟槽；将栅极绝缘膜设置在第一沟槽的壁表面上并且与第一沟槽的壁表面接触；以及将栅电极设置在栅极绝缘膜上并且与栅极绝缘膜接触。在形成有源区的步骤中，形成第一导电类型的源极区、第二导电类型的体区、第一导电类型的漂移区、以及第二导电类型的深区域，该源极区包括衬底的主表面，该体区与源极区接触，漂移区与体区接触，并且深区域与体区接触。在形成第一沟槽的步骤中，第一沟槽被形成为具有壁表面，源极区、体区、以及漂移区在该壁表面处被暴露。深区域和第一沟槽被形成为使得深区域比第一沟槽深并且在第一沟槽的壁表面和深区域之间的距离随着离衬底的主表面的距离增加而增加。
根据用于制造根据本发明的半导体器件的方法，能够制造具有改进的击穿电压特性和减少的导通电阻的根据本发明的半导体器件。
本发明的有益效果
从上面的描述中显然的是，根据按照本发明的半导体器件和用于制造半导体器件的方法，能够提供一种具有改进的击穿电压特性并且减少的导通电阻的半导体器件、以及用于制造这样的半导体器件的方法。
附图说明
图1是示出MOSFET的结构的示意性的横截面图。
图2是示意性地示出用于制造MOSFET的方法的流程图。
图3是用于图示用于制造MOSFET的方法的示意性的横截面图。
图4是用于图示用于制造MOSFET的方法的示意性的横截面图。
图5是用于图示用于制造MOSFET的方法的示意性的横截面图。
图6是用于图示用于制造MOSFET的方法的示意性的横截面图。
图7是用于图示用于制造MOSFET的方法的示意性的横截面图。
图8是用于图示用于制造MOSFET的方法的示意性的横截面图。
图9是用于图示用于制造MOSFET的方法的示意性的横截面图。
图10是示出根据实施例2的MOSFET的结构的示意性的横截面图。
图11是示意性地示出用于制造根据实施例2的MOSFET的方法的流程图。
图12是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图13是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图14是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图15是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图16是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图17是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图18是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图19是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
图20是用于图示用于制造根据实施例2的MOSFET的方法的示意性的横截面图。
具体实施方式
下面参考附图描述本发明的实施例。应注意的是，在下面提及的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。此外，在本说明书中，由[]表示单独的取向，由<>表示群取向，由()表示单独的面，并且由{}表示群面。另外，负指数应当是通过在数字上方放“-”(横条)来被晶体学指示，但是在本说明书在通过在数字之前放负号来指示。
(实施例1)
现在将会描述作为本发明的一个实施例的实施例1。首先，将会描述用作根据本实施例的半导体器件的MOSFET1的结构。参考图1，MOSFET1包括：衬底10，该衬底10由碳化硅制成并且具有主表面10A；栅极绝缘膜20；栅电极30；层间绝缘膜40；源电极50；源极焊盘电极60；漏电极70；以及漏极焊盘电极80。衬底10包括基础衬底11和半导体层12。在半导体层12中，形成漂移区13、体区14、源极区15、以及深区域16。衬底10具有其中形成的第一沟槽17，该第一沟槽17在主表面10A侧开口并且具有壁表面17A和底表面17B。
基础衬底11由碳化硅制成，包含诸如N(氮)的n型杂质，并且因此具有n型导电性(第一导电类型)。漂移区13被形成在基础衬底11的主表面11A上。与基础衬底11一样，漂移区13包含诸如N(氮)的n型杂质，并且因此具有n型导电性。其在漂移区13中的浓度小于在基础衬底11中的浓度。
体区14被形成在漂移区13上(在与基础衬底11侧相反的一侧)。体区14包含诸如Al(铝)或者B(硼)的p型杂质，并且因此具有p型导电性(第二导电类型)。
源极区15被形成在体区14(在与漂移区13侧相反的一侧)上。源极区15包含诸如P(磷)的n型杂质并且因此与基础衬底11和漂移区13一样具有n型导电性。此外，在源极区15中包含的n型杂质的浓度比在漂移区13中的浓度高。
深区域16被形成为与源极区15、体区14、以及漂移区13接触并且延伸到半导体层12内的比第一沟槽17更深的区域。具体地，深区域16被形成为与源电极50接触并且穿透源极区15和体区14，并且使得其与漂移区13的接触表面16B位于比第一沟槽17的底表面17B更加靠近漏电极70。与体区14一样，深区域16包含诸如Al(铝)的p型杂质，并且因此具有p型导电性。其在深区域16中的浓度比在体区14中的浓度高。
第一沟槽17被形成为穿透源极区15和体区14并且到达漂移区13。具体地，第一沟槽17被形成为使得底表面17B位于比在深区域16和漂移区13之间的接触表面16B更加靠近源电极50。此外，第一沟槽17被形成为使得在壁表面17A和深区域16之间的距离随着离衬底10的主表面10A的距离增加而增加。例如，第一沟槽17被形成为使得壁表面17A相对于如在图1中所示的衬底10的主表面10A形成钝角。
因此，衬底10包括：n型源极区15，该n型源极区15包括衬底10的主表面10A和第一沟槽17的壁表面17A；p型体区14，该p型体区14与源极区15接触并且包括第一沟槽17的壁表面17A；n型漂移区13，该n型漂移区13与体区14接触并且包括第一沟槽17的壁表面17A和底表面17B；以及p型深区域16，该p型深区域16与体区14接触并且延伸到比第一沟槽17更深的区域。
栅极绝缘膜20由例如SiO2(二氧化硅)制成，并且被设置在第一沟槽17的壁表面17A和底表面17B以及衬底10的主表面10A上并且与壁表面17A和底表面17B以及主表面10A接触。
栅电极30例如由诸如其中添加有的杂质的多晶硅的导体制成。栅电极30被设置在栅极绝缘膜20上并且与栅极绝缘膜20接触，从而填充第一沟槽17。
层间绝缘膜40由例如SiO2(二氧化硅)制成，并且被设置在栅极绝缘膜20和栅电极30上并且与绝缘膜20和栅电极30接触。具体地，层间绝缘膜40被设置为使得层间绝缘膜40和栅极绝缘膜20包围栅电极30，从而将栅电极30与源电极50电绝缘。
源电极50与源极区15和深区域16接触地被设置在衬底10的主表面10A上。具体地，源电极50由能够与源极区15欧姆接触的材料，例如，NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)、或者TixAlySiz(硅化钛铝)制成。源电极50被电连接到源极区15。
漏电极70被形成在基础衬底11的与其主表面11A相反的主表面11B上并且与主表面11B接触。漏电极70例如由与源电极50相同的材料制成，并且被电连接到基础衬底11。
源极焊盘电极60被设置在层间绝缘膜40和源电极50上并且与层间绝缘膜40和源电极50接触。具体地，源极焊盘电极60例如由诸如Al(铝)的导体制成，并且经由源电极50被电连接到源极区15。
漏极焊盘电极80被设置在漏电极70上并且与漏电极70接触。具体地，与源极焊盘电极60一样，漏极焊盘电极80例如由诸如Al(铝)的导体制成，并且经由漏电极70被电连接到基础衬底11。
接下来，将会描述用作根据本实施例的半导体器件的MOSFET1的操作。参考图1，在被施加到栅电极30的电压小于阈值电压的状态下，即，在截止状态下，即使电压被施加到源电极50和漏电极70之间，被形成在体区14和漂移区13之间的pn结也被反向偏置。因此，MOSFET1是处于非导电状态。另一方面，当栅电极30被馈送有等于或者大于阈值电压的电压时，沿着体区14中的第一沟槽17的壁表面17A积累载流子，从而形成反型层。结果，源极区15和漂移区13被相互电连接，从而电流在源电极50和漏电极70之间流动。以上述方式，MOSFET1操作。
如上所述，在用作根据本实施例的半导体器件的MOSFET1中，延伸到比第一沟槽17更深的区域的p型深区域16被形成在衬底10的半导体层12内。因此，通过从在深区域16和n型漂移区13之间的pn结延伸的耗尽层，能够抑制在栅极绝缘膜20上的电场集中。此外，在MOSFET1中，第一沟槽17被形成为使得离深区域16的距离随着离衬底10的主表面10A的距离增加而增加。具体地，在MOSFET1中，第一沟槽17被形成为使得被夹层在第一沟槽17的壁表面17A和深区域16之间的区域从源电极50侧朝着漏电极70侧变得更宽。因此，在MOSFET1中，通过在衬底10内确保更宽的区域A作为载流子通过的区域，能够进一步减少MOSFET1的导通电阻。因此，用作根据本实施例的半导体器件的MOSFET1是具有改进的击穿电压特性和减少的导通电阻的半导体器件。
此外，在MOSFET1中，构成衬底10的主表面10A的面可以是相对于{0001}面具有8°或者更小的偏离角的面。
碳化硅在<0001>方向中能够容易地生长。因此，当构成衬底10的主表面10A的面被采用为相对于{0001}面具有落入上述范围内的偏离角时，能够更加容易地制备由碳化硅制成的衬底10。
此外，在MOSFET1中，构成第一沟槽17的壁表面17A的面可以是相对于{0001}面具有不小于50°并且不大于65°的偏离角的面。因此，能够进一步改进MOSFET1中的沟道迁移率。
接下来，将会参考图1至图9描述用于制造根据本实施例的半导体器件的方法。在用于制造根据本实施例的半导体器件的方法中，能够制造用作根据本实施例的半导体器件的MOSFET1。参考图2，首先，作为步骤(S10)，执行衬底制备步骤。在此步骤(S10)中，执行下面描述的步骤(S11)和(S12)以制备由碳化硅制成的衬底10。
首先，作为步骤(S11)，执行基础衬底制备步骤。在此步骤(S11)中，由例如4H-SiC制成的晶锭(未示出)被切割以制备如在图3中所示的由碳化硅制成的基础衬底11。
接下来，作为步骤(S12)，执行外延生长层形成步骤。在此步骤(S12)中，参考图3，通过在基础衬底11的主表面11A上外延生长来形成半导体层12。以这样的方式，制备了包括基础衬底11和半导体层12并且具有主表面10A的衬底10。
接下来，作为步骤(S20)，执行有源区形成步骤。在此步骤(S20)中，执行在下面描述的步骤(S21)和(S22)以在衬底10中形成有源区。
首先，作为步骤(S21)，执行离子注入步骤。在此步骤(S21)中，参考图4，例如，Al(铝)离子首先被注入到半导体层12中，从而形成p型体区14。接下来，例如，P(磷)离子被注入到半导体层12中比已经将Al离子注入到的深度浅的深度，从而形成n类型导电性的源极区15。然后，例如，Al(铝)离子被注入到半导体层12中比已经将Al离子注入到的深度深的深度，从而形成p类型导电性的深区域16。此外，在半导体层12中，其中没有形成体区14、源极区15或深区域16的区域用作漂移区13。以这样的方式，形成了：包括衬底10的主表面10A的n型源极区15；与源极区15接触的p型体区14；与体区14接触的n型漂移区13；以及与源极区15、体区14、以及漂移区13接触的p型深区域16，如在图4中所示。
接下来，作为步骤(S22)，执行活化退火步骤。在此步骤(S22)中，通过加热衬底10，在步骤(S21)中注入的杂质被活化。因此，在其中被引入有杂质的区域中产生所期待的载流子，并且在衬底10中形成有源区。
接下来，作为步骤(S30)，执行第一沟槽形成步骤。在此步骤(S30)中，参考图5和图6，在主表面10A侧开口的第一沟槽17被形成在衬底10中。具体地，参考图5，首先，例如，采用P-CVD(等离子体-化学气相衬底)方法以形成掩膜90，该掩膜90具有与衬底10的主表面10A的要形成第一沟槽17的区域一致的开口。掩膜90由SiO2(二氧化硅)制成。接下来，在包含例如SF6(六氟化硫)气体和氧气的气氛中，借助于感应耦合等离子体反应离子蚀刻(ICP-RIE)等等蚀刻衬底10。接下来，参考图6，在例如包含氧和诸如氯的卤素基气体的气氛中执行热蚀刻。在蚀刻完成之后，掩膜90被去除。以这样的方式，在衬底10中形成具有壁表面17A和底表面17B的第一沟槽17，源极区15、体区14、以及漂移区13在该壁表面17A处被暴露。
此外，如在图6中所示，深区域16和第一沟槽17被形成为使得深区域16比第一沟槽17更深，具体地，使得在深区域16和漂移区13之间的接触表面16B位于比第一沟槽17的低表面17B更加靠近漏电极70(参见图1)。此外，深区域16和第一沟槽17被形成为使得在第一沟槽17的壁表面17A和深区域16之间的距离随着离衬底10的主表面10A的距离增加而增加。具体地，第一沟槽17被形成为使得壁表面17A相对于衬底10的主表面10A形成钝角，如在图6中所示。
接下来，作为步骤(S40)，执行栅极绝缘膜形成步骤。在此步骤(S40)中，参考图7，通过在包含例如氧的气氛中加热衬底10，由SiO2(二氧化硅)制成的栅极绝缘膜20被设置在衬底10的主表面10A以及第一沟槽17的壁表面17A和底表面17B上并且与主表面10A以及壁表面17A和底表面17B接触。
接下来，作为步骤(S50)，执行栅电极形成步骤。在此步骤(S50)中，参考图8，例如，采用LP(低压)CVD方法以形成其中添加有杂质的多晶硅膜，从而填充第一沟槽17。因此，设置了在栅极绝缘膜20上并且与栅极绝缘膜20接触的栅电极30。
接下来，作为步骤(S60)，执行层间绝缘膜形成步骤。在此步骤(S60)中，参考图9，例如，采用CVD方法以形成由SiO2(二氧化硅)制成的层间绝缘膜40，使得层间绝缘膜40和栅极绝缘膜20包围栅电极30。
接下来，作为步骤(S70)，执行欧姆电极形成步骤。在此步骤(S70)中，参考图9，首先，从其中要形成源电极50的区域中去除层间绝缘膜40和栅极绝缘膜20，从而形成暴露源极区15和深区域16的区域。然后，在该区域中，形成例如由Ni制成的金属膜。同样地，在基础衬底11的与其主表面11A相反的主表面11B上形成由Ni制成的金属膜。然后，通过加热金属膜，金属膜的至少一部分被硅化，从而形成被电连接到衬底10的源电极50和漏电极70。
接下来，作为步骤(S80)，执行焊盘电极形成步骤。在此步骤(S80)中，参考图1，例如，采用沉积方法以形成由诸如Al(铝)的导体制成的源极焊盘电极60，从而覆盖源电极50和层间绝缘膜40。此外，与源极焊盘电极60一样，例如，采用沉积方法以在漏电极70上形成由诸如Al(铝)的导体制成的漏极焊盘电极80。通过执行在上面描述的步骤(S10)至(S80)，制造了MOSFET1，从而完成用于制造根据本实施例的半导体器件的方法。因此，根据用于制造根据本实施例的半导体器件的方法，能够制造用作具有改进的击穿电压特性和减少的导通电阻的根据本实施例的半导体器件的MOSFET1。
(实施例2)
接下来，将会描述作为本发明的另一实施例的实施例2。首先，将会描述用作根据本实施例的半导体器件的MOSFET2的结构。参考图10，MOSFET2基本上具有相同的结构，以相同的方式操作，并且呈现与实施例1中的MOSFET1的作用相同的作用。然而，MOSFET2不同于MOSFET1在于，如在图10中所示，不同于第一沟槽17的第二沟槽18被形成在衬底10中，并且用作接触电极的源电极50被设置在第二沟槽18的壁表面18A和底表面18B上并且与壁表面18A和底表面18B接触。
参考图10，第二沟槽18在主表面10A侧开口，并且具有壁表面18A和底表面18B。具体地，第二沟槽18被形成为穿透源极区15并且到达体区14，即，比第一沟槽17更浅。
源电极50被设置在第二沟槽18的壁表面18A和底表面18B上并且与壁表面18A和底表面18B接触。具体地，与在实施例中一样，源电极50由能够与源极区15欧姆接触的材料制成，并且被设置为与源极区15、体区14、以及深区域16接触。
如上所述，在用作根据本实施例的半导体器件的MOSFET2中，源电极50被设置在穿透源极区15并且到达体区14的第二沟槽18的壁表面18A和底表面18B上并且与壁表面18A和底表面18B相接触。因此，不同于在MOSFET1中，在其间没有插入深区域16的情况下，源电极50与体区14直接接触。因此，在MOSFET2中，在没有从在源极区15和深区域16之间的pn结延伸的耗尽层的影响的情况下，载流子能够从源电极50注入到体区14。结果，容易地切换MOSFET2的操作状态。因此，用作根据本实施例的半导体器件的MSOFET2是具有改进的响应速度的半导体器件。
此外，在MOSFET2中，可以在衬底10中形成比在体区14和漂移区13之间的接触表面14A浅的第二沟槽18，如在图10中所示。具体地，可以在衬底10中形成没有穿透体区14的第二沟槽18，更加具体地，具有位于比接触表面14A更加靠近源电极50的底表面18B的第二沟槽18。当第二沟槽18被形成以穿透体区14时，体区14在壁表面18A和底表面18B附近的区域中变薄，并且结果，在该区域中有可能发生穿通。相反地，通过在没有穿透如上所述的体区14的情况下形成第二沟槽18，更加容易避免在体区14中发生穿通。
此外，在MOSFET2中，源电极50可以被设置在第二沟槽18的壁表面18A和底表面18B上并且与壁表面18A和底表面18B接触，并且不在衬底10的主表面10A上并且不与主表面10A接触，如在图10中所示。
因此，与在源电极50被设置在衬底10的主表面10A并且与主表面10A接触的情况相比，在源电极50和栅电极30之间的距离变得更大。结果，例如当MOSFET2被小型化时，容易避免在源电极50和栅电极30之间的短路。
此外，在MOSFET2中，构成第二沟槽18的壁表面18A的面可以是与{0001}面相交的面。
由碳化硅制成的衬底10具有金属很可能在与{0001}面平行的方向上扩散的特性。因此，当与源电极50接触的第二沟槽18的壁表面18A适合于对应于与{0001}面相交的面时，有助于将包括源电极50的金属扩散到衬底10中，从而进一步减少在源电极50和衬底10之间的接触电阻。
此外，在MOSFET2中，在沿着包括第一和第二沟槽17、18的衬底10的厚度方向的横截面中，从在第二沟槽18的最低部的壁表面18A与{0001}面平行地延伸的虚拟直线A-A可以与第一沟槽17的面向第二沟道18的壁表面17A相交。具体地，如在图10中所示，直线A-A可以在没有与漂移区13相交的情况下，与第一沟槽17的面向第二沟槽18的壁表面17A相交。
因此，能够更加有效地抑制构成源电极50的金属扩散到漂移区13中，特别地，扩散到第一沟槽17的底表面17B下方的漂移区13中。结果，能够抑制MOSFET2的击穿电压特性的劣化。
接下来，将会描述用于制造根据本发明的半导体器件的方法。在用于制造根据本实施例的半导体器件的方法中，制造了用作根据本实施例的半导体器件的MOSFET2。参考图11，首先，作为步骤(S10)，执行衬底制备步骤。在此步骤(S10)中，参考图12，如在实施例1中，执行基础衬底制备步骤(S11)和外延生长层形成步骤(S12)以制备由碳化硅制成并且包括基础衬底11和半导体层12的衬底10。
接下来，作为步骤(S20)，执行有源区形成步骤。在此步骤(S20)中，执行在下面描述的步骤(S21)至(S23)以在衬底10中形成有源区。应注意的是，如在图11中所示，在完成步骤(S30)和(S40)之后执行步骤(S22)和(S23)。
首先，作为步骤(S21)，执行源极区/体区形成步骤。在此步骤(S21)中，参考图13，例如，Al(铝)离子首先被注入到半导体层12，从而形成p型体区14。接下来，例如，P(磷)离子被注入到半导体层12中比已经将Al离子注入到的深度浅的深度，从而形成n类型源极区15。
接下来，作为步骤(S30)，执行第一沟槽形成步骤。在此步骤(S30)中，参考图14和图15，在主表面10A侧开口并且具有壁表面17A和底表面17B的第一沟槽17被形成在衬底10中，与在实施例1中一样。
接下来，作为步骤(S40)，执行第二沟槽形成步骤。在此步骤(S40)中，参考图16，借助于例如ICP-RIE蚀刻衬底10，从而形成在主表面10A侧开口并且具有壁表面18A和底表面18B的第二沟槽18。
接下来，作为步骤(S22)，执行深区域形成步骤。在此步骤(S22)中，参考图16，例如，Al(铝)离子被注入到半导体层12内的包括第二沟槽18的底表面18B的区域中，从而形成延伸到比第一沟槽17更深的区域的p型深区域16。
接下来，作为步骤(S23)，执行活化退火步骤。在此步骤(S23)中，如在实施例1中，通过加热衬底10，在步骤(S21)和(S22)中注入的杂质被活化，并且在其中引入有的杂质的区域中产生所期待的载流子。
接下来，作为步骤(S50)，执行栅极绝缘膜形成步骤。在此步骤(S50)中，参考图17，如在实施例1中，通过在包含例如氧的气氛中加热衬底10，由SiO2(二氧化硅)制成的栅极绝缘膜20被形成在衬底10的主表面10A、第一沟槽17的壁表面17A和底表面17B、以及第二沟槽18的壁表面18A和底表面18B上并且与壁表面17A和底表面17B以及壁表面18A和底表面18B相接触。
接下来，作为步骤(S60)，执行栅电极形成步骤。在此步骤(S60)中，参考图18，如在实施例1中，形成在栅极绝缘膜20上并且与栅极绝缘膜20的栅电极30接触。
接下来，作为步骤(S70)，执行层间绝缘膜形成步骤。在此步骤(S70)中，参考图19，如在实施例1中，层间绝缘膜40被形成为使得层间绝缘膜40和栅极绝缘膜20包围栅电极30。
接下来，作为步骤(S80)，执行欧姆电极形成步骤。在此步骤(S80)中，参考图20，首先，从其中要形成源电极50的区域中去除层间绝缘膜40和栅极绝缘膜20，从而形成其中暴露源极区15、体区14、以及深区域16的区域。然后，在该区域中，形成由例如Ni制成的金属膜。同样地，由Ni制成的金属膜被形成在基础衬底11的与其主表面11A相反的主表面11B上。然后，通过加热金属膜，金属膜的至少一部分被硅化，从而形成被电连接到衬底10的源电极50和漏电极70。
接下来，作为步骤(S90)，执行焊盘电极形成步骤。在此步骤(S90)中，参考图10，如在实施例1中，形成覆盖源电极50和中间层绝缘40的源极焊盘电极60，和覆盖漏电极70的漏极焊盘电极80。通过执行如上所述的步骤(S10)至(S90)，制造了MOSFET2，从而完成用于制造根据本实施例的半导体器件的方法。
应理解的是，在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围通过权利要求的范围而不是在上面的描述来限定，并且旨在包括等效于权利要求的范围内的意义和范围的任何修改。
工业适用性
根据本发明的半导体器件和用作制造半导体器件的方法特别有利地可应用于被要求具有改进的击穿电压特性和减少的导通电阻的半导体器件，和用于制造这样的半导体器件的方法。
附图标记列表
1，2：MOSFET；10：衬底；11：基础衬底；10A、11A、11B：主表面；12：半导体层；13：漂移区；14：体区；15：源极区；16：深区域；14A，16B：接触表面；17：第一沟槽；18：第二沟槽；17A，18A：壁表面；17B，18B：底表面；20：栅极绝缘膜；30：栅电极；40：层间绝缘膜；50：源电极；60：源极焊盘电极；70：漏电极；80：漏极焊盘电极；90：掩膜。

Claims (11)

1.一种半导体器件，包括：
衬底(10)，所述衬底(10)由碳化硅制成并且具有在所述衬底(10)中形成的第一沟槽(17)，所述第一沟槽(17)在所述衬底(10)的主表面(10A)侧开口，并且所述第一沟槽(17)具有壁表面(17A)和底表面(17B)；
栅极绝缘膜(20)，所述栅极绝缘膜(20)被设置在所述第一沟槽(17)的所述壁表面(17A)和所述底表面(17B)上，并且与所述壁表面(17A)和所述底表面(17B)接触；以及
栅电极(30)，所述栅电极(30)被设置在所述栅极绝缘膜(20)上并且与所述栅极绝缘膜(20)接触，
所述衬底(10)包括
第一导电类型的源极区(15)，所述源极区(15)包括所述衬底(10)的所述主表面(10A)和所述第一沟槽(17)的所述壁表面(17A)，
第二导电类型的体区(14)，所述体区(14)与所述源极区(15)接触并且包括所述第一沟槽(17)的所述壁表面(17A)，
第一导电类型的漂移区(13)，所述漂移区(13)与所述体区(14)接触并且包括所述第一沟槽(17)的所述壁表面(17A)，以及
第二导电类型的深区域(16)，所述深区域(16)与所述体区(14)接触并且延伸到比所述第一沟槽(17)深的区域，所述第一沟槽(17)的所述底表面(17B)被定位成比在所述深区域(16)的底部和所述漂移区(13)之间的接触表面(16B)更加靠近所述主表面(10A)，
所述第一沟槽(17)被形成为穿透源极区(15)和所述体区(14)并且到达所述漂移区(13)，并且
所述第一沟槽(17)被形成为使得在所述壁表面(17A)和所述深区域(16)之间的距离随着离所述衬底(10)的所述主表面(10A)的距离增加而增加，
其中，在沿着所述衬底(10)的厚度方向的横截面中，在构成所述主表面(10A)的面的方向上，从所述深区域(16)起在一定距离处形成所述第一沟槽(17)。
2.根据权利要求1所述的半导体器件，其中，所述第一沟槽(17)的所述壁表面(17A)相对于所述衬底(10)的所述主表面(10A)形成钝角。
3.根据权利要求1或2所述的半导体器件，其中
所述衬底(10)具有在所述衬底(10)中形成的第二沟槽(18)，所述第二沟槽(18)穿透所述源极区(15)并且到达所述体区(14)，在所述主表面(10A)侧开口，并且比所述第一沟槽(17)浅，并且
所述半导体器件进一步包括接触电极(50)，所述接触电极(50)被设置在所述第二沟槽(18)的壁表面(18A)上并且与所述第二沟槽(18)的所述壁表面(18A)接触。
4.根据权利要求3所述的半导体器件，其中，所述衬底(10)具有在所述衬底(10)中形成的所述第二沟槽(18)，所述第二沟槽(18)比在所述体区(14)和所述漂移区(13)之间的接触表面(14A)浅。
5.根据权利要求3所述的半导体器件，其中，所述接触电极(50)被设置为不在所述衬底(10)的所述主表面(10A)上并且不与所述衬底(10)的所述主表面(10A)接触。
6.根据权利要求3所述的半导体器件，其中，构成所述第二沟槽(18)的所述壁表面(18A)的面是与{0001}面相交的面。
7.根据权利要求3所述的半导体器件，其中，在沿着包括所述第一和第二沟槽(17，18)的所述衬底(10)的厚度方向的横截面中，虚拟直线(A-A)与所述第一沟槽(17)的面向所述第二沟槽(18)的所述壁表面(17A)相交，所述虚拟直线(A-A)从在所述第二沟槽(18)的最低部的所述壁表面(18A)起与{0001}面平行地延伸。
8.根据权利要求7所述的半导体器件，其中，在沿着包括所述第一和第二沟槽(17，18)的所述衬底(10)的厚度方向的横截面中，所述虚拟直线(A-A)与所述第一沟槽(17)的面向所述第二沟槽(18)的所述壁表面(17A)相交，不与所述漂移区(13)相交。
9.根据权利要求1或2所述的半导体器件，其中，构成所述衬底(10)的所述主表面(10A)的面是相对于{0001}面具有8°或者更小的偏离角的面。
10.根据权利要求1或2所述的半导体器件，其中，构成所述第一沟槽(17)的所述壁表面(17A)的面是相对于{0001}面具有不小于50°并且不大于65°的偏离角的面。
11.一种用于制造半导体器件的方法，包括以下步骤：
制备由碳化硅制成并且具有主表面(10A)的衬底(10)；
在所述衬底(10)中形成有源区；
形成在所述衬底(10)的所述主表面(10A)侧开口的第一沟槽(17)，并且所述第一沟槽(17)具有壁表面(17A)和底表面(17B)；
将栅极绝缘膜(20)设置在所述第一沟槽(17)的所述壁表面(17A)和所述底表面(17B)上，并且与所述壁表面(17A)和所述底表面(17B)接触；以及
将栅电极(30)设置在所述栅极绝缘膜(20)上并且与所述栅极绝缘膜(20)接触，
在形成所述有源区的步骤中，形成第一导电类型的源极区(15)、第二导电类型的体区(14)、第一导电类型的漂移区(13)、以及第二导电类型的深区域(16)，所述源极区(15)包括所述衬底(10)的所述主表面(10A)，所述体区(14)与所述源极区(15)接触，所述漂移区(13)与所述体区(14)接触，并且所述深区域(16)与所述体区(14)接触，
在形成所述第一沟槽(17)的步骤中，所述第一沟槽(17)被形成为具有所述壁表面(17A)，所述源极区(15)、所述体区(14)、以及所述漂移区(13)在所述壁表面(17A)处被暴露，并且所述第一沟槽(17)被形成为穿透源极区(15)和所述体区(14)并且到达所述漂移区(13)，所述第一沟槽(17)的所述底表面(17B)被定位成比在所述深区域(16)的底部和所述漂移区(13)之间的接触表面(16B)更加靠近所述主表面(10A)，并且
所述深区域(16)和所述第一沟槽(17)被形成为使得所述深区域(16)比所述第一沟槽(17)深，并且在所述第一沟槽(17)的所述壁表面(17A)和所述深区域(16)之间的距离随着离所述衬底(10)的所述主表面(10A)的距离增加而增加，
其中，在沿着所述衬底(10)的厚度方向的横截面中，在构成所述衬底(10)的所述主表面(10A)的面的方向上，从所述深区域(16)起在一定距离处形成所述第一沟槽(17)。
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