KR20130141341A - 탄화규소 반도체 장치 - Google Patents

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다케요시 마스다
도루 히요시
게이지 와다
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스미토모덴키고교가부시키가이샤
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Abstract

탄화규소층은, 기판(1)의 주면 상에 에피택셜로 형성되어 있다. 탄화규소층에는 주면에 대하여 경사진 측벽(6)을 갖는 홈이 마련되어 있다. 측벽(6)은 {0001}면에 대하여 50°이상 65°이하의 오프각을 갖는다. 게이트 절연막(8)은 탄화규소층의 측벽(6) 상에 마련되어 있다. 탄화규소층은, 게이트 절연막(8)을 개재하여 게이트 전극(9)과 대향하고 또한 제1 도전형을 갖는 보디 영역(3)과, 보디 영역(3)에 의해 서로 분리되며 또한 제2 도전형을 갖는 한 쌍의 영역(2, 4)을 포함한다. 보디 영역(3)은 5×1016 ㎝-3 이상의 불순물 밀도를 갖는다. 이에 의해, 채널 이동도의 저하를 억제하면서 임계값 전압의 설정의 자유도를 높일 수 있다.

Description

탄화규소 반도체 장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치에 관한 것으로, 보다 특정적으로는, 게이트 전극을 갖는 탄화규소 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경 하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소에 비해서 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는, 규소를 재료로서 채용한 반도체 장치에 비해서, 고온 환경 하에서 사용된 경우의 특성의 저하가 작다고 하는 이점도 가지고 있다.
이러한 탄화규소를 재료로서 이용한 반도체 장치 중, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor) 등, 정해진 임계값 전압을 경계로 채널 영역에 있어서의 반전층의 형성의 유무를 컨트롤하여, 전류를 도통 및 차단하는 반도체 장치에 있어서는, 임계값 전압의 조정이나 채널 이동도의 향상에 대해서 여러가지 검토가 이루어지고 있다(예컨대 비특허문헌 1 참조).
비특허문헌 1: Sei-Hyung Ryu et al., "Critical Issues for MOS Based Power Devices in 4H-SiC", Materials Science Forum(2009), pp.743-748
여기서, 예컨대 n 채널의 MOSFET에 있어서는, 도전형이 p형인 p형 보디 영역이 형성되고, 그 p형 보디 영역 내에 채널 영역이 형성된다. 그리고, p형 보디 영역에 있어서의 p형 불순물(예컨대 B(붕소), Al(알루미늄) 등)의 밀도(도핑 밀도)를 높게 함으로써, 임계값 전압을 플러스측으로 시프트시켜, 노멀리 오프형에 근접시키거나, 혹은 노멀리 오프형으로 할 수 있다. 한편, p 채널의 MOSFET에 있어서는, 상기 n 채널의 경우와는 반대로 n형 보디 영역에 있어서의 n형 불순물의 밀도를 높게 함으로써, 임계값 전압을 마이너스측으로 시프트시켜, 노멀리 오프형에 근접시키거나, 혹은 노멀리 오프형으로 할 수 있다.
그러나, 이러한 방법으로 임계값 전압을 조정하면, 채널 이동도가 대폭 저하한다고 하는 문제가 있다. 이것은, 도핑 밀도를 높게 함으로써, 도펀트에 의한 전자의 산란이 현저해지기 때문이다. 이 때문에, 예컨대 p형 보디 영역의 도핑 밀도는, 예컨대 1×1016 ㎝-3∼4×1016 ㎝-3 정도가 된다. 그 결과, 종래의 반도체 장치에 있어서는, 충분한 채널 이동도를 확보하면서 임계값 전압을 자유롭게 설정하는 것, 특히 노멀리 오프형에 근접시키거나, 혹은 노멀리 오프형으로 하는 것은 어렵다고 하는 문제가 있었다.
본 발명은 이러한 문제에 대응하기 위해 이루어진 것으로, 그 목적은, 채널 이동도의 저하를 억제하면서 임계값 전압의 설정의 자유도를 높이는 것이 가능한 탄화규소 반도체 장치를 제공하는 것이다.
본 발명의 탄화규소 반도체 장치는, 기판과, 탄화규소층과, 게이트 절연막과, 게이트 전극을 갖는다. 기판은, 육방정의 결정 구조를 갖는 탄화규소로 이루어지며, 주면(主面)을 갖는다. 탄화규소층은, 기판의 주면 상에 에피택셜로 형성되어 있다. 탄화규소층에는 주면에 대하여 경사진 측벽을 갖는 홈이 마련되어 있다. 측벽은 {0001}면에 대하여 50°이상 65°이하의 오프각을 갖는다. 게이트 절연막은 탄화규소층의 측벽 상에 마련되어 있다. 게이트 전극은 게이트 절연막의 위에 마련되어 있다. 탄화규소층은, 게이트 절연막을 개재하여 게이트 전극과 대향하고 또한 제1 도전형을 갖는 보디 영역과, 보디 영역에 의해 서로 분리되며 또한 제2 도전형을 갖는 한 쌍의 영역을 포함한다. 보디 영역은 5×1016 ㎝-3 이상의 불순물 밀도를 갖는다.
이 반도체 장치에 의하면, 게이트 전극에 의해 제어되는 채널은 보디 영역 내의 측벽 상에 형성된다. 이 측벽이 {0001}면에 대하여 50°이상 65°이하의 오프각을 가짐으로써, 채널이 형성되는 보디 영역의 불순물 밀도가 예컨대 5×1016 ㎝-3 이상이라고 하는 높은 값이 되어도, 채널 이동도의 저하가 억제되는 것을, 본 발명자들은 발견하였다. 따라서 이 반도체 장치에 의하면, 채널 이동도의 저하를 억제하면서, 높은 불순물 밀도를 이용함으로써 임계값 전압을 크게 시프트할 수 있다.
또한, 전술한 「불순물」은, 탄화규소 중에 도입됨으로써 다수 캐리어를 생성하는 불순물을 의미한다.
상기 반도체 장치에 있어서는, 상기 측벽의 오프 방위와 <01-10> 방향이 이루는 각은 5°이하로 되어 있어도 좋다. 이에 의해 오프 방위가 거의 <01-10> 방향이 되고, 그 결과, 측벽의 면방위가 {03-38}면에 가까워진다. 이 경우, 전술한 작용 효과가 특히 확실하게 얻어지는 것을, 본 발명자들은 발견하였다.
상기 반도체 장치에 있어서는, 상기 측벽의, <01-10> 방향에 있어서의 {03-38}면에 대한 오프각은 -3°이상 +5°이하여도 좋다.
이에 의해, 채널 이동도를 한층 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3°이상 +5°이하로 한 것은, 채널 이동도와 상기 오프각의 관계를 조사한 결과, 범위 내에서 특히 높은 채널 이동도가 얻어진 것에 기초하고 있다.
또한, 「<01-10> 방향에 있어서의 {03-38}면에 대한 오프각」이란, <01-10> 방향 및 <0001> 방향을 포함하는 평면에의 상기 측벽의 법선의 정사영과, {03-38}면의 법선이 이루는 각도이고, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 플러스이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다.
또한, 상기 측벽의 면방위는, 실질적으로 {03-38}인 것이 보다 바람직하다. 여기서, 측벽의 면방위가 실질적으로 {03-38}이란, 측벽의 가공 정밀도 등을 고려하여 실질적으로 면방위가 {03-38}이라고 간주할 수 있는 오프각의 범위에 측벽의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위는 예컨대 {03-38}에 대하여 오프각이 ±2°의 범위이다. 이에 의해, 전술한 채널 이동도를 보다 한층 더 향상시킬 수 있다.
상기 반도체 장치에 있어서는, 상기 측벽은, 기판을 구성하는 탄화규소의 카본면측의 면이어도 좋다.
이와 같이 함으로써, 채널 이동도를 더욱 향상시킬 수 있다. 여기서, 육방정의 단결정 탄화규소의 (0001)면은 실리콘면, (000-1)면은 카본면으로 정의된다. 즉, 상기 측벽의 오프 방위와 <01-10> 방향이 이루는 각이 5°이하인 구성을 채용하는 경우, 상기 주면을 (0-33-8)면에 가까운 것으로 함으로써, 채널 이동도를 더욱 향상시킬 수 있다.
상기 반도체 장치에 있어서는, 상기 보디 영역에 있어서의 불순물 밀도는 1×1020 ㎝-3 이하여도 좋다.
보디 영역에 있어서의 불순물 밀도를 1×1020 ㎝-3 이하로 하여도, 임계값 전압은 충분한 자유도를 가지고 설정할 수 있다. 또한, 1×1020 ㎝-3을 넘는 도핑 밀도를 채용하면, 결정성의 악화 등의 문제가 발생할 가능성이 있다.
상기 반도체 장치는, 노멀리 오프형으로 되어 있어도 좋다. 이와 같이 노멀리 오프형이 될 정도로 보디 영역의 도핑 밀도를 높게 한 경우라도, 본 발명의 반도체 장치에 의하면 채널 이동도의 저하를 충분히 억제할 수 있다.
상기 반도체 장치에 있어서는, 게이트 전극은 제1 도전형의 폴리실리콘으로 이루어져 있어도 좋다. 즉, 제1 도전형이 p형인 경우, 게이트 전극은 p형 폴리실리콘으로 이루어지는 것으로 하고, 제1 도전형이 n형인 경우, 게이트 전극은 n형 폴리실리콘으로 이루어지는 것으로 할 수 있다. p형 폴리실리콘이란, 다수 캐리어가 정공인 폴리실리콘을 말하며, n형 폴리실리콘이란, 다수 캐리어가 전자인 폴리실리콘을 말한다. 이와 같이 함으로써, 반도체 장치를 노멀리 오프형으로 하는 것이 용이해진다.
상기 반도체 장치에 있어서는, 게이트 전극은 n형 폴리실리콘으로 이루어져 있어도 좋다. 이와 같이 함으로써, 반도체 장치의 스위칭 속도를 향상시킬 수 있다.
상기 반도체 장치에 있어서는, 상기 게이트 절연막의 두께는 25 ㎚ 이상 70 ㎚ 이하여도 좋다. 상기 게이트 절연막의 두께가 25 ㎚ 미만에서는, 동작 중에 절연 파괴가 발생할 우려가 있다. 한편, 상기 게이트 절연막의 두께가 70 ㎚를 넘는 경우, 게이트 전압의 절대값을 크게 할 필요가 생긴다. 그 때문에, 상기 게이트 절연막의 두께를 25 ㎚ 이상 70 ㎚ 이하로 함으로써, 상기 문제점을 용이하게 해소할 수 있다.
상기 반도체 장치에 있어서는, 상기 제1 도전형은 p형이며, 제2 도전형은 n형이어도 좋다. 즉, 상기 반도체 장치는, n 채널형이어도 좋다. 이와 같이 함으로써, 높은 이동도를 확보하는 것이 용이한 전자를 다수 캐리어로 하는 반도체 장치를 제공할 수 있다.
상기 반도체 장치에 있어서는, 보디 영역에 있어서의 불순물 밀도는 8×1016 ㎝-3 이상 3×1018 ㎝-3 이하여도 좋다. 이와 같이 함으로써, 통상의 동작 온도에 있어서 0∼5 V 정도의 임계값 전압을 얻는 것이 가능해진다. 그 결과, 본원의 반도체 장치를, 규소를 재료로서 채용한 반도체 장치와 치환하여 사용하는 것이 용이해지며, 반도체 장치를 안정적으로 노멀리 오프형으로 할 수 있다. 또한, 불순물 밀도가 높아짐에 따른 대폭적인 채널 이동도의 저하를 회피할 수 있다.
상기 반도체 장치에 있어서는, 보디 영역에 약반전층이 형성되는 게이트 전극의 임계값 전압은, 실온 이상 100℃ 이하의 온도 범위에 있어서 2 V 이상이어도 좋다. 이에 의해, 통상의 동작 온도에 있어서 보다 확실하게 노멀리 오프의 상태를 유지할 수 있다. 여기서, 실온이란 구체적으로는 27℃이다.
상기 반도체 장치에 있어서는, 상기 임계값 전압이 100℃에 있어서 3 V 이상이어도 좋다. 이에 의해, 동작 온도가 고온인 경우라도, 보다 확실하게 노멀리 오프의 상태를 유지할 수 있다.
상기 반도체 장치에 있어서는, 상기 임계값 전압이 200℃에 있어서 1 V 이상이어도 좋다. 이에 의해, 동작 온도가 보다 고온인 경우라도, 보다 확실하게 노멀리 오프의 상태를 유지할 수 있다.
상기 반도체 장치에 있어서는, 상기 임계값 전압의 온도 의존성은 -10 ㎷/℃ 이상이어도 좋다. 이와 같이 함으로써, 온도 의존성이 -10 ㎷/℃ 미만인 경우(즉, 온도 의존성의 절대값이 10 ㎷/℃보다 크고, 또한 그 부호가 마이너스인 경우)에 비해서, 온도 상승에 기인하여 임계값 전압이 감소하여 제로에 근접하는 경향을 억제할 수 있다. 이에 의해, 안정적으로 노멀리 오프의 상태를 유지할 수 있다.
상기 반도체 장치에 있어서는, 실온에 있어서의 전자의 채널 이동도가 30 ㎠/Vs 이상이어도 좋다. 이와 같이 함으로써, 반도체 장치의 온 저항을 충분히 억제하는 것이 용이해진다.
상기 반도체 장치에 있어서는, 100℃에 있어서의 전자의 채널 이동도가 50 ㎠/Vs 이상이어도 좋다. 이에 의해, 동작 온도가 고온인 경우라도, 반도체 장치의 온 저항을 충분히 억제하는 것이 가능해진다.
상기 반도체 장치에 있어서는, 150℃에 있어서의 전자의 채널 이동도가 40 ㎠/Vs 이상이어도 좋다. 이에 의해, 동작 온도가 보다 고온인 경우라도, 반도체 장치의 온 저항을 충분히 억제하는 것이 가능해진다.
상기 반도체 장치에 있어서는, 전자의 채널 이동도의 온도 의존성이 -0.3 ㎠/Vs℃ 이상이어도 좋다. 이에 의해, 안정적으로 반도체 장치의 온 저항을 억제하는 것이 가능해진다.
상기 반도체 장치에 있어서는, 탄화규소층과 게이트 절연막의 계면에 있어서의 배리어 높이는 2.2 eV 이상 2.6 eV 이하여도 좋다.
배리어 높이를 크게 함으로써, 게이트 절연막 중을 흐르는 누설 전류(터널 전류)를 억제할 수 있다. 그러나, 단순히 게이트 절연막과의 사이의 배리어 높이가 큰 결정면을 게이트 절연막과 접촉하는 면에 채용하면, 채널 이동도가 저하하는 경우가 있을 수 있다. 이에 대하여, 배리어 높이가 2.2 eV 이상 2.6 eV가 되는 결정면을 게이트 절연막과 접촉하는 면에 채용함으로써, 누설 전류를 억제하면서, 높은 채널 이동도를 확보할 수 있다. 이러한 배리어 높이는, {0001}면에 대한 오프각이 50°이상 65°이하인 측벽을 채용함으로써, 용이하게 달성할 수 있다. 또한, 배리어 높이란, 탄화규소층의 전도대와 게이트 절연막의 전도대 사이의 밴드갭의 크기를 말한다.
상기 반도체 장치는, 보디 영역과 기판을 이격하는 내압 유지층을 포함하여도 좋다. 바람직하게는, 온 상태에 있어서, 보디 영역에 형성되는 채널 영역에 있어서의 저항값인 채널 저항은, 내압 유지층에 있어서의 저항값인 드리프트 저항보다 작다. 이에 의해, 반도체 장치의 온 저항을 저감할 수 있다. 이러한 채널 저항과 드리프트 저항의 관계는, {0001}면에 대한 오프각이 50°이상 65°이하인 측벽을 채용함으로써, 용이하게 달성할 수 있다.
상기 반도체 장치는, 종형 절연 게이트 전계 효과 트랜지스터여도 좋다.
이상의 설명으로부터 분명한 바와 같이, 본 발명의 반도체 장치에 의하면, 채널 이동도의 저하를 억제하면서 임계값 전압의 설정의 자유도를 높이는 것이 가능한 탄화규소 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일실시형태에 있어서의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다.
도 2는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 3은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
이하, 도면에 기초하여 본 발명의 실시형태에 대해서 설명한다. 또한, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다.
도 1을 참조하면, 본 실시형태에 있어서의 탄화규소 반도체 장치는, 경사진 측벽(6)을 갖는 홈을 포함하는 종형 절연 게이트 전계 효과 트랜지스터(MOSFET)이다. 도 1에 나타낸 반도체 장치는, 도전형이 n형인 탄화규소로 이루어지는 기판(1)과, 기판(1)의 주면 상에 에피택셜로 형성된 탄화규소층을 갖는다. 탄화규소층은, 도전형이 n형인 내압 유지층(2)과, 도전형이 p형인 p형 보디층(3)(보디 영역)과, 도전형이 n형인 n형 소스 컨택트층(4)과, 도전형이 p형인 컨택트 영역(5)을 갖는다. 또한 반도체 장치는, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 소스 전극(12)과, 소스 배선 전극(13)과, 드레인 전극(14)과, 이면 보호 전극(15)을 더 갖는다.
기판(1)은, 결정형이 육방정인 탄화규소로 이루어진다. 내압 유지층(2)은, 기판(1)의 한쪽의 주면 상에 형성되어 있다. 내압 유지층(2) 상에는 p형 보디층(3)이 형성되어 있다. 따라서 내압 유지층(2)은, p형 보디층(3)과 기판(1)을 이격하고 있다.
p형 보디층(3)의 불순물 밀도는 5×1016 ㎝-3 이상이며, 바람직하게는 1×1020 ㎝-3 이하이고, 보다 바람직하게는 8×1016 ㎝-3 이상 3×1018 ㎝-3 이하이다.
p형 보디층(3) 상에는, n형 소스 컨택트층(4)이 형성되어 있다. 이 n형 소스 컨택트층(4)으로 둘러싸이도록, p형의 컨택트 영역(5)이 형성되어 있다.
n형 소스 컨택트층(4), p형 보디층(3) 및 내압 유지층(2)을 부분적으로 제거함으로써 홈이 형성되어 있다. 홈의 측벽(6)은 기판(1)의 주면에 대하여 경사진 면으로 되어 있다. 측벽(6)은 {0001}면에 대하여 50°이상 65°이하의 오프각을 갖는다. 경사진 면에 의해 둘러싸인 볼록부(상부 표면 상에 소스 전극(12)이 형성된 볼록 형상부)의 평면 형상은, 예컨대 육각형으로 되어 있어도 좋다.
바람직하게는, 측벽(6)의 오프 방위와 <01-10> 방향이 이루는 각은 5°이하이다. 이에 의해 측벽(6)의 면방위는 {03-38}면에 가까워진다. 또한 측벽(6)의, <01-10> 방향에 있어서의 {03-38}면에 대한 오프각은 -3°이상 5°이하이다. 또한 측벽(6)은, 기판(1)을 구성하는 탄화규소의 카본면 (000-1)측의 면이다. 바꾸어 말하면, 측벽(6)의 면방위가 (hklm)면이라고 하면, m은 마이너스의 값이 된다.
예컨대, 기판(1)의 주면의 면방위는 실질적으로 (000-1)면이며, 측벽(6)의 면방위는 실질적으로, (03-3-8)면, (-303-8)면, (3-30-8)면, (0-33-8)면, (30-3-8)면, 및 (-330-8)면을 포함하고, 이들 6개의 면이 평면에서 보아 홈의 바닥부를 둘러싸도록 배치되어 있다. 홈의 바닥부는 평면에서 보아 육각형의 형상을 가져도 좋고, 이 경우, 육각형이 갖는 6개의 변의 각각에 상기 6개의 면이 연결되어 있다. 대안으로, 홈의 바닥부는 거의 점형이어도 좋고, 이 경우, 홈은 실질적으로 측벽(6)에 의해서만 형성되어 있다.
이 홈의 측벽(6) 및 바닥부 상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 소스 컨택트층(4)의 상부 표면 상에까지 연장되어 있다. 바람직하게는 게이트 절연막(8)의 두께는 25 ㎚ 이상 70 ㎚ 이하이다. 바람직하게는, 측벽(6) 상에서의 p형 보디층(3)과 게이트 절연막(8)의 계면에 있어서의 배리어 높이는 2.2 eV 이상 2.6 eV 이하가 된다.
게이트 절연막(8) 상에 있어서, 홈의 내부를 충전하도록 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은, 게이트 절연막(8)에 있어서 n형 소스 컨택트층(4)의 상부 표면 상에 위치하는 부분의 상면과 거의 동일한 높이로 되어 있다. 바람직하게는 게이트 전극은, p형 폴리실리콘으로 이루어져 있다.
상기 구성에 의해, p형 보디층(3)(제1 도전형을 갖는 보디 영역)은, 게이트 절연막(8)을 개재하여 게이트 전극(9)과 대향하고 있다. 또한 내압 유지층(2), p형 보디층(3), 및 n형 소스 컨택트층(4)이, 측벽(6)을 따라 이 순서로 적층되어 있다. 이 결과, p형 보디층(3)에 의해 내압 유지층(2) 및 n형 소스 컨택트층(4)(제2 도전형을 갖는 한 쌍의 영역)이 서로 분리되어 있다.
게이트 절연막(8) 중 n형 소스 컨택트층(4)의 상부 표면 상에까지 연장되는 부분과 게이트 전극(9)을 덮도록 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)과 게이트 절연막(8)의 일부를 제거함으로써, n형 소스 컨택트층(4)의 일부와 p형의 컨택트 영역(5)을 노출하도록 개구부(11)가 형성되어 있다. 이 개구부(11)의 내부를 충전하며, p형의 컨택트 영역(5) 및 n형 소스 컨택트층(4)의 일부와 접촉하도록 소스 전극(12)이 형성되어 있다. 소스 전극(12)의 상부 표면과 접촉하며, 층간 절연막(10)의 상부 표면 상에 연장되도록 소스 배선 전극(13)이 형성되어 있다. 또한, 기판(1)에 있어서 내압 유지층(2)이 형성된 주면과는 반대측의 이면 상에는, 드레인 전극(14)이 형성되어 있다. 이 드레인 전극(14)은 오믹 전극이다. 이 드레인 전극(14)에 있어서, 기판(1)과 대향하는 면과는 반대측의 면 상에 이면 보호 전극(15)이 형성되어 있다.
도 1에 나타낸 반도체 장치에 있어서는, 홈의 측벽(6)이 경사지며, 그 측벽(6)은 실질적으로 {03-3-8}면으로 되어 있다. 도 1로부터 알 수 있듯이, 이들 소위 반극성면으로 되어 있는 측벽(6)을 반도체 장치의 능동 영역인 채널 영역으로서 이용할 수 있다. 그리고, 이들 측벽(6)은 안정적인 결정면이기 때문에, 그 측벽(6)을 채널 영역에 이용한 경우, 다른 결정면(예컨대 (0001)면)을 채널 영역에 이용한 경우보다, 누설 전류를 충분히 저감할 수 있으며, 높은 내압을 얻을 수 있다.
다음에, 도 1에 나타낸 반도체 장치의 동작에 대해서 설명한다. 도 1을 참조하면, 게이트 전극(9)에 임계값 전압 이하의 전압을 부여한 상태, 즉 오프 상태에서는, p형 보디층(3)과 도전형이 n형인 내압 유지층(2) 사이가 역바이어스가 되며, 비도통 상태가 된다. 한편, 게이트 전극(9)에 플러스의 전압을 인가하면, p형 보디층(3)에 있어서 게이트 절연막(8)과 접촉하는 영역의 근방인 채널 영역에 있어서, 반전층이 형성된다. 그 결과, n형 소스 컨택트층(4)과 내압 유지층(2)이 전기적으로 접속된 상태가 된다. 이 결과, 소스 전극(12)과 드레인 전극(14) 사이에 전류가 흐른다. 즉 반도체 장치가 온 상태가 된다.
본 실시형태에 따르면 측벽(6)의 {0001}면에 대한 오프각이 50°이상 65°이하로 되어 있다. 이 때문에, p형 불순물 밀도가 5×1016 ㎝-3 이상이라고 하는 높은 도핑 밀도의 p형 보디층(3)을 형성하고, 임계값 전압을 플러스측으로 시프트시킨 경우라도, 상기 채널 영역에 있어서의 캐리어(전자)의 이동도(채널 이동도)의 저하가 억제된다. 그 결과, 채널 이동도의 저하를 억제하면서 임계값 전압을 플러스측으로 시프트시켜, 노멀리 오프형에 근접시키거나, 혹은 노멀리 오프형으로 하는 것이 가능한 MOSFET로 되어 있다. 또한, 임계값 전압을 더욱 플러스측으로 시프트시키는 관점에서, p형 보디층(3)에 있어서의 p형 불순물 밀도는, 1×1017 ㎝-3 이상이어도 좋고, 더욱 5×1017 ㎝-3 이상으로 할 수도 있다.
바람직하게는, p형 보디층(3)의 불순물 농도가 충분히 높게 됨으로써, 반도체 장치는 노멀리 오프형으로 되어 있다. 또한 온 상태에 있어서, p형 보디층(3)에 형성되는 채널 영역에 있어서의 저항값인 채널 저항은, 내압 유지층(2)에 있어서의 저항값인 드리프트 저항보다 작다.
바람직하게는, p형 보디층(3)에 약반전층이 형성되는 게이트 전극(9)의 임계값 전압이, 실온 이상 100℃ 이하의 온도 범위에 있어서 2 V 이상이다. 보다 바람직하게는, 임계값 전압이 100℃에 있어서 3 V 이상이다. 또한 임계값 전압이 200℃에 있어서 1 V 이상이다.
바람직하게는, 임계값 전압의 온도 의존성이 -10 ㎷/℃ 이상이다. 임계값 전압의 온도 의존성의 값(㎷/℃)은, 반도체 장치가 통상 이용되는 온도 영역에 있어서 대략 일정하지만, 엄밀하게 정의될 필요가 있는 경우, 예컨대, 25℃에서 200℃까지의 임계값 전압의 온도 의존성을 직선 근사하였을 때의 직선의 기울기로서 정의될 수 있다.
또한 p형 보디층(3)의 불순물 밀도가 5×1016 ㎝-3 이상인 고밀도 하에서는, 측벽(6)의 면방위가 본 실시형태와 다르게 만약 (0001)면으로 되었다고 하면, 임계값 전압의 온도 의존성을 -10 ㎷/℃ 이상으로 하는 것이 어려워진다. 이 이유는, (0001)면에 있어서는, 불순물 밀도의 증대에 의해 트랩 준위가 많아지기 쉬운 데 따른 것이다. 트랩 준위가 많은 경우, 트랩된 전자가 온도 상승에 따라 해방되는 양도 많아진다. 이 결과, 온도 상승에 따른 드레인 전류의 증대가 커진다. 이 경우, 온도 상승에 따른 임계값 전압의 저하가 커진다. 바꾸어 말하면, 임계값 전압의 온도 의존성의 값이, 절대값이 큰 마이너스의 값이 된다.
바람직하게는, 실온에 있어서의 전자의 채널 이동도가 30 ㎠/Vs 이상이다. 보다 바람직하게는, 100℃에 있어서의 전자의 채널 이동도가 50 ㎠/Vs 이상이다. 또한 150℃에 있어서의 전자의 채널 이동도가 40 ㎠/Vs 이상이다. 또한 전자의 채널 이동도의 온도 의존성이 -0.3 ㎠/Vs℃ 이상이다.
다음에, 도 2∼도 9를 참조하여, 도 1에 나타낸 본 발명에 따른 반도체 장치의 제조 방법을 설명한다.
우선, 도 2를 참조하여, 탄화규소로 이루어지는 기판(1)의 주면 상에, 도전형이 n형인 탄화규소층을 에피택셜로 형성한다. 그 탄화규소층 중 기판(1)측의 부분은, 그대로 내압 유지층(2)이 된다. 탄화규소층의 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하며, 캐리어 가스로서 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이때 도전형이 n형인 불순물로서 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다. 이 내압 유지층(2)의 n형 불순물의 농도는, 예컨대 5×1015 ㎝-3 이상 5×1016 ㎝-3 이하로 할 수 있다.
다음에, 내압 유지층(2)의 상부 표면층에 이온 주입을 행함으로써, p형 보디층(3) 및 n형 소스 컨택트층(4)을 형성한다. p형 보디층(3)을 형성하기 위한 이온 주입에 있어서는, 예컨대 알루미늄(Al) 등의 도전형이 p형인 불순물을 이온 주입한다. 이때, 주입하는 이온의 가속 에너지를 조정함으로써 p형 보디층(3)이 형성되는 영역의 깊이를 조정할 수 있다.
다음에 도전형이 n형인 불순물을, p형 보디층(3)이 형성된 내압 유지층(2)에 이온 주입함으로써, n형 소스 컨택트층(4)을 형성한다. n형의 불순물로서는 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 3에 나타내는 구조를 얻는다.
다음에, 도 4에 나타내는 바와 같이, n형 소스 컨택트층(4)의 상부 표면 상에 마스크층(17)을 형성한다. 마스크층(17)으로서, 예컨대 실리콘 산화막 등의 절연막을 이용할 수 있다. 마스크층(17)의 형성 방법으로서는, 예컨대 이하와 같은 공정을 이용할 수 있다. 즉, n형 소스 컨택트층(4)의 상부 표면 상에, CVD법 등을 이용하여 실리콘 산화막을 형성한다. 그리고, 이 실리콘 산화막 상에 포토리소그래피법을 이용하여 정해진 개구 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 이용하여, 실리콘 산화막을 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 이 결과, 도 4에 나타낸 홈이 형성되어야 하는 영역에 개구 패턴을 갖는 마스크층(17)이 형성된다.
그리고, 이 마스크층(17)을 마스크로서 이용하여, n형 소스 컨택트층(4), p형 보디층(3) 및 내압 유지층(2)의 일부를 에칭에 의해 제거한다. 에칭의 방법으로서는 예컨대 반응성 이온 에칭(RIE: Reactive Ion Etching), 특히 유도 결합 플라즈마(ICP: Inductively Coupled Plasma) RIE를 이용할 수 있다. 구체적으로는, 예컨대 반응 가스로서 SF6 또는 SF6과 O2의 혼합 가스를 이용한 ICP-RIE를 이용할 수 있다. 이러한 에칭에 의해, 기판(1)의 주면에 대하여 경사진 측벽(6)(도 1)을 갖는 홈이 형성되어야 하는 영역에, 기판(1)의 주면에 대하여 거의 수직인 수직벽(16)을 갖는 홈을 형성할 수 있다. 이와 같이 하여, 도 4에 나타내는 구조를 얻는다.
다음에, 내압 유지층(2), p형 보디층(3) 및 n형 소스 컨택트층(4)에 있어서 정해진 결정면을 표출시키는 열 에칭 공정을 실시한다. 구체적으로는, 도 4에 나타낸 수직벽(16)을, 산소 가스와 염소 가스의 혼합 가스를 반응 가스로서 이용하고, 열 처리 온도를 예컨대 700℃ 이상 1000℃ 이하로 한 에칭(열 에칭)을 행함으로써, 도 5에 나타내는 바와 같이 기판(1)의 주면에 대하여 경사진 측벽(6)을 갖는 홈을 형성할 수 있다.
여기서, 상기 열 에칭 공정의 조건은, 예컨대 산소 가스에 대한 염소 가스의 유량 비율((염소 가스 유량)/(산소 가스 유량))을, 0.5 이상 4.0 이하, 보다 바람직하게는 1.0 이상 2.0 이하로 할 수 있다. 또한, 반응 가스는, 전술한 염소 가스와 산소 가스에 더하여, 캐리어 가스를 포함하고 있어도 좋다. 캐리어 가스로서는, 예컨대 질소(N2) 가스, 아르곤 가스, 헬륨 가스 등을 이용할 수 있다. 그리고, 전술한 바와 같이 열 처리 온도를 700℃ 이상 1000℃ 이하로 한 경우, SiC의 에칭 속도는 예컨대 70 ㎛/hr 정도가 된다. 또한, 이 경우에 마스크층(17)으로서 산화규소(SiO2)를 이용하면, SiO2에 대한 SiC의 선택비를 매우 크게 할 수 있기 때문에, SiC의 에칭 중에 SiO2로 이루어지는 마스크층(17)은 실질적으로 에칭되지 않는다.
또한, 이 측벽(6)에 표출되는 결정면은 예컨대 {03-3-8}면으로 되어 있다. 즉, 전술한 조건의 에칭에 있어서는, 에칭 속도가 가장 느린 결정면인 {03-3-8}면이 홈의 측벽(6)으로서 자기 형성된다. 이 결과, 도 5에 나타내는 바와 같은 구조를 얻는다.
다음에, 마스크층(17)을 에칭 등 임의의 방법에 의해 제거한다. 그 후, 측벽(6)을 갖는 홈의 내부로부터, n형 소스 컨택트층(4)의 상부 표면 상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시하지 않음)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 홈의 바닥부 및 n형 소스 컨택트층(4)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 홈의 바닥부에 전계 완화 영역(7)을 형성하고, n형 소스 컨택트층(4)의 일부 영역에 도전형이 p형인 컨택트 영역(5)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 6에 나타내는 바와 같은 구조를 얻는다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에 있어서는, 탄화규소층의 표면에 특별히 캡층을 형성하는 일없이 어닐링 처리를 실시한다. 여기서, 발명자들은, 전술한 {03-3-8}면에 대해서는, 캡층 등의 보호막을 표면에 형성하는 일없이 활성화 어닐링 처리를 행하여도 표면 성형이 열화하는 경우는 없으며, 충분한 표면 평활성을 유지할 수 있는 것을 발견하였다. 이 때문에, 종래 필요하다고 생각되고 있던 활성화 어닐링 처리 전의 보호막(캡층)의 형성 공정을 생략하고, 직접 활성화 어닐링 공정을 실시하고 있다. 또한, 전술한 캡층을 형성한 뒤에 활성화 어닐링 공정을 실시하여도 좋다. 또한, 예컨대 n형 소스 컨택트층(4) 및 p형의 컨택트 영역(5)의 상부 표면 상에만 캡층을 마련한 구성으로 하여, 활성화 어닐링 처리를 실시하여도 좋다.
다음에, 도 7에 나타내는 바와 같이, 측벽(6)을 갖는 홈의 내부로부터, n형 소스 컨택트층(4) 및 p형의 컨택트 영역(5)의 상부 표면 상에까지 연장되도록, 게이트 절연막(8)을 형성한다. 게이트 절연막(8)으로서는, 예컨대 탄화규소층을 열산화함으로써 얻어지는 산화막(산화규소막)을 이용할 수 있다. 이와 같이 하여, 도 7에 나타내는 구조를 얻는다.
다음에, 도 8에 나타내는 바와 같이, 측벽(6)을 갖는 홈의 내부를 충전하도록, 게이트 절연막(8) 상에 게이트 전극(9)을 형성한다. 게이트 전극(9)의 형성 방법으로서는, 예컨대 이하와 같은 방법을 이용할 수 있다. 우선, 게이트 절연막(8) 상에 있어서, 홈의 내부 및 p형의 컨택트 영역(5) 상의 영역에까지 연장되는 게이트 전극이 되어야 하는 도전체막을, 스퍼터링법 등을 이용하여 형성한다. 도전체막의 재료로서는 도전성을 갖는 재료이면 금속 등 임의의 재료를 이용할 수 있다. 그 후, 에치 백 혹은 CMP법 등 임의의 방법을 이용하여, 홈의 내부 이외의 영역에 형성된 도전체막의 부분을 제거한다. 이 결과, 홈의 내부를 충전하는 도전체막이 잔존하며, 그 도전체막에 의해 게이트 전극(9)이 구성된다. 이와 같이 하여, 도 8에 나타내는 구조를 얻는다.
다음에, 게이트 전극(9)의 상부 표면, 및 p형의 컨택트 영역(5) 상에 있어서 노출되고 있는 게이트 절연막(8)의 상부 표면 상을 덮도록 층간 절연막(10)(도 9 참조)을 형성한다. 층간 절연막으로서는, 절연성을 갖는 재료이면 임의의 재료를 이용할 수 있다. 그리고, 층간 절연막(10) 상에, 패턴을 갖는 레지스트막을, 포토리소그래피법을 이용하여 형성한다. 그 레지스트막(도시하지 않음)에는 p형의 컨택트 영역(5) 상에 위치하는 영역에 개구 패턴이 형성되어 있다.
그리고, 이 레지스트막을 마스크로서 이용하여, 에칭에 의해 층간 절연막(10) 및 게이트 절연막(8)을 부분적으로 제거한다. 이 결과, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 9 참조)가 형성된다. 이 개구부(11)의 바닥부에 있어서는, p형의 컨택트 영역(5) 및 n형 소스 컨택트층(4)의 일부가 노출된 상태가 된다. 그 후, 그 개구부(11)의 내부를 충전하며, 전술한 레지스트막의 상부 표면 상을 덮도록 소스 전극(12)(도 9 참조)이 되어야 하는 도전체막을 형성한다. 그 후, 약액 등을 이용하여 레지스트막을 제거함으로써, 레지스트막 상에 형성되어 있던 도전체막의 부분을 동시에 제거한다(리프트 오프). 이 결과, 개구부(11)의 내부에 충전된 도전체막에 의해 소스 전극(12)을 형성할 수 있다. 이 소스 전극(12)은 p형의 컨택트 영역(5) 및 n형 소스 컨택트층(4)과 오믹 접촉한 오믹 전극이다.
또한, 기판(1)의 이면측(내압 유지층(2)이 형성된 주면과 반대측의 표면측)에, 드레인 전극(14)(도 9 참조)을 형성한다. 드레인 전극(14)으로서는, 기판(1)과 오믹 접촉이 가능한 재료이면 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 9에 나타내는 구조를 얻는다.
그 후, 소스 전극(12)의 상부 표면에 접촉하며, 층간 절연막(10)의 상부 표면 상에 연장되는 소스 배선 전극(13)(도 1 참조), 및 드레인 전극(14)의 표면에 형성된 이면 보호 전극(15)(도 1 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 1에 나타내는 반도체 장치를 얻을 수 있다.
또한 상기 설명은 본 발명에 있어서의 제1 및 제2 도전형의 각각이 p형 및 n형인 경우에 대해서 행하였지만, 제1 및 제2 도전형의 각각은 n형 및 p형이어도 좋다. 이 경우, 게이트 전극(9)은, n형 폴리실리콘으로 이루어지는 것이 바람직하다.
금번 개시된 실시형태는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타내어지며, 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명은 게이트 전극을 갖는 탄화규소 반도체 장치에 특히 유리하게 적용된다.
1 기판, 2 내압 유지층, 3 p형 보디층(보디 영역), 4 n형 소스 컨택트층, 5 컨택트 영역, 6 측벽, 7 전계 완화 영역, 8 게이트 절연막, 9 게이트 전극, 10 층간 절연막, 11 개구부, 12 소스 전극, 13 소스 배선 전극, 14 드레인 전극, 15 이면 보호 전극, 17 마스크층.

Claims (22)

  1. 육방정의 결정 구조를 갖는 탄화규소로 이루어지며, 주면을 갖는 기판(1)과,
    상기 기판의 상기 주면 상에 에피택셜로 형성된 탄화규소층을 구비하고,
    상기 탄화규소층에는 상기 주면에 대하여 경사진 측벽(6)을 갖는 홈이 마련되어 있으며, 상기 측벽은 {0001}면에 대하여 50°이상 65°이하의 오프각을 갖고,
    상기 탄화규소층의 상기 측벽 상에 마련된 게이트 절연막(8)과,
    상기 게이트 절연막의 위에 마련된 게이트 전극(9)을 더 구비하며,
    상기 탄화규소층은, 상기 게이트 절연막을 개재하여 상기 게이트 전극과 대향하고 또한 제1 도전형을 갖는 보디 영역(3)과, 상기 보디 영역에 의해 서로 분리되며 또한 제2 도전형을 갖는 한 쌍의 영역(2, 4)을 포함하고, 상기 보디 영역은 5×1016 ㎝-3 이상의 불순물 밀도를 갖는 것인 탄화규소 반도체 장치.
  2. 제1항에 있어서, 상기 측벽의 오프 방위와 <01-10> 방향이 이루는 각은 5°이하인 것인 탄화규소 반도체 장치.
  3. 제2항에 있어서, 상기 측벽의, <01-10> 방향에 있어서의 {03-38}면에 대한 오프각은 -3°이상 5°이하인 것인 탄화규소 반도체 장치.
  4. 제1항에 있어서, 상기 측벽은, 상기 기판을 구성하는 탄화규소의 카본면측의 면인 것인 탄화규소 반도체 장치.
  5. 제1항에 있어서, 상기 보디 영역에 있어서의 불순물 밀도는 1×1020 ㎝-3 이하인 것인 탄화규소 반도체 장치.
  6. 제1항에 있어서, 노멀리 오프형으로 되어 있는 것인 탄화규소 반도체 장치.
  7. 제6항에 있어서, 상기 게이트 전극은, 상기 제1 도전형을 갖는 폴리실리콘으로 이루어져 있는 것인 탄화규소 반도체 장치.
  8. 제1항에 있어서, 상기 게이트 전극은 n형 폴리실리콘으로 이루어져 있는 것인 탄화규소 반도체 장치.
  9. 제1항에 있어서, 상기 게이트 절연막의 두께는 25 ㎚ 이상 70 ㎚ 이하인 것인 탄화규소 반도체 장치.
  10. 제1항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것인 탄화규소 반도체 장치.
  11. 제10항에 있어서, 상기 보디 영역에 있어서의 불순물 밀도는 8×1016 ㎝-3 이상 3×1018 ㎝-3 이하인 것인 탄화규소 반도체 장치.
  12. 제10항에 있어서, 상기 보디 영역에 약반전층이 형성되는 상기 게이트 전극의 임계값 전압이, 실온 이상 100℃ 이하의 온도 범위에 있어서 2 V 이상인 것인 탄화규소 반도체 장치.
  13. 제12항에 있어서, 상기 임계값 전압이 100℃에 있어서 3 V 이상인 것인 탄화규소 반도체 장치.
  14. 제12항에 있어서, 상기 임계값 전압이 200℃에 있어서 1 V 이상인 것인 탄화규소 반도체 장치.
  15. 제12항에 있어서, 상기 임계값 전압의 온도 의존성이 -10 ㎷/℃ 이상인 것인 탄화규소 반도체 장치.
  16. 제10항에 있어서, 실온에 있어서의 전자의 채널 이동도가 30 ㎠/Vs 이상인 것인 탄화규소 반도체 장치.
  17. 제16항에 있어서, 100℃에 있어서의 전자의 채널 이동도가 50 ㎠/Vs 이상인 것인 탄화규소 반도체 장치.
  18. 제16항에 있어서, 150℃에 있어서의 전자의 채널 이동도가 40 ㎠/Vs 이상인 것인 탄화규소 반도체 장치.
  19. 제16항에 있어서, 전자의 채널 이동도의 온도 의존성이 -0.3 ㎠/Vs℃ 이상인 것인 탄화규소 반도체 장치.
  20. 제1항에 있어서, 상기 탄화규소층과 상기 게이트 절연막의 계면에 있어서의 배리어 높이는 2.2 eV 이상 2.6 eV 이하인 것인 탄화규소 반도체 장치.
  21. 제1항에 있어서, 상기 한 쌍의 영역은, 상기 보디 영역과 상기 기판을 이격시키는 내압 유지층(2)을 포함하고,
    온 상태에 있어서, 상기 보디 영역에 형성되는 채널 영역에 있어서의 저항값인 채널 저항은, 상기 내압 유지층에 있어서의 저항값인 드리프트 저항보다 작은 것인 탄화규소 반도체 장치.
  22. 제1항에 있어서, 종형 절연 게이트 전계 효과 트랜지스터인 것인 탄화규소 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646209B2 (en) 2020-09-22 2023-05-09 Senic Inc. Method of cleaning wafer and wafer with reduced impurities

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119789A1 (ja) * 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
CN102971853B (zh) 2010-08-03 2016-06-29 住友电气工业株式会社 半导体器件及其制造方法
EP2750198A4 (en) * 2011-08-26 2015-04-15 Nat Univ Corp Nara Inst SiC SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) * 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
TW201421683A (zh) 2012-11-23 2014-06-01 Anpec Electronics Corp 具有低米勒電容之金氧半場效電晶體元件及其製作方法
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
CN109755321B (zh) * 2013-02-05 2022-02-18 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
JP2014175518A (ja) * 2013-03-11 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP6171678B2 (ja) * 2013-07-26 2017-08-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6237046B2 (ja) * 2013-09-25 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6098474B2 (ja) * 2013-10-24 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6318914B2 (ja) * 2014-06-30 2018-05-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN105023939A (zh) * 2015-04-08 2015-11-04 四川大学 一种新型的栅下阱结构4H-SiCMOSFET器件
US9773681B2 (en) 2015-06-05 2017-09-26 Vanguard International Semiconductor Corporation Semiconductor device with a trench and method for manufacturing the same
TWI570918B (zh) * 2015-10-07 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
JP6658257B2 (ja) * 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN108878527B (zh) * 2017-05-12 2021-09-28 新唐科技股份有限公司 U形金属氧化物半导体组件及其制造方法
US11398558B2 (en) 2018-06-25 2022-07-26 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
CN109037060A (zh) * 2018-07-19 2018-12-18 厦门芯代集成电路有限公司 一种能抑制沟道迁移率低下的igbt新结构的制备方法
CN117712155A (zh) * 2023-12-13 2024-03-15 深圳平湖实验室 一种绝缘栅双极晶体管、其制作方法及电子器件

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100199997B1 (ko) * 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US6281521B1 (en) * 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
JP4450123B2 (ja) * 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
JP2005056868A (ja) * 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
JP2005136386A (ja) * 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体，その製造方法及び半導体装置
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP5017768B2 (ja) * 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
JP4549167B2 (ja) * 2004-11-25 2010-09-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP4872217B2 (ja) * 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US7691711B2 (en) * 2008-01-31 2010-04-06 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP5298691B2 (ja) * 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5400405B2 (ja) * 2009-02-05 2014-01-29 株式会社東芝 半導体装置の製造方法
TW201044586A (en) * 2009-03-27 2010-12-16 Sumitomo Electric Industries Mosfet and method for manufacturing mosfet
JP5506229B2 (ja) 2009-04-09 2014-05-28 サッポロビール株式会社 メタボリックシンドローム改善又は予防剤
KR20110137279A (ko) * 2009-04-10 2011-12-22 스미토모덴키고교가부시키가이샤 절연 게이트형 바이폴러 트랜지스터
JPWO2010116887A1 (ja) * 2009-04-10 2012-10-18 住友電気工業株式会社 絶縁ゲート型電界効果トランジスタ
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
WO2011021361A1 (ja) * 2009-08-19 2011-02-24 パナソニック株式会社 半導体素子、半導体装置および電力変換器
JP2011119512A (ja) * 2009-12-04 2011-06-16 Denso Corp 半導体装置およびその製造方法
US20110147883A1 (en) * 2009-12-23 2011-06-23 Infineon Technologies Austria Ag Semiconductor body with a buried material layer and method
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5699628B2 (ja) * 2010-07-26 2015-04-15 住友電気工業株式会社 半導体装置
US8709897B2 (en) * 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same
JP2012209422A (ja) * 2011-03-30 2012-10-25 Sumitomo Electric Ind Ltd Ｉｇｂｔ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646209B2 (en) 2020-09-22 2023-05-09 Senic Inc. Method of cleaning wafer and wafer with reduced impurities

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Publication number Publication date
US20120248461A1 (en) 2012-10-04
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