KR20140103255A - 반도체 장치 및 그 제조 방법 - Google Patents

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다케요시 마스다
게이지 와다
도루 히요시
신지 마츠카와
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스미토모덴키고교가부시키가이샤
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Abstract

MOSFET(1)는 주표면(10a)측에 개구되는 제1 트렌치(16)와, 주표면(10a)측에 개구되고 제1 트렌치(16)보다 얕은 제2 트렌치(17)가 형성되며, 탄화규소로 이루어지는 기판(10)과, 게이트 절연막(20)과, 게이트 전극(30)과, 제2 트렌치(17)의 벽면(17a) 상에 접촉하여 배치된 소스 전극(50)을 구비한다. 기판(10)은 소스 영역(15)과, 보디 영역(14)과, 드리프트 영역(13)을 포함한다. 제1 트렌치(16)는 소스 영역(15) 및 보디 영역(14)을 관통하면서 드리프트 영역(13)에 도달하도록 형성되어 있다. 제2 트렌치(17)는 소스 영역(15)을 관통하면서 보디 영역(14)에 도달하도록 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 특정적으로는, 내압 특성의 저하가 억제되고, 응답 속도가 향상한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서의 탄화규소의 채용이 진행되고 있다. 탄화규소는 종래부터 반도체 장치를 구성하는 재료로서 널리 이용되고 있는 규소에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다.
탄화규소를 재료로서 채용한 반도체 장치로서는, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등이 있다. MOSFET은 정해진 임계값 전압을 경계로 하여 채널 영역에서의 반전층 형성의 유무를 제어하고, 전류를 도통 및 차단하는 반도체 장치이며, 예컨대 트렌치 벽면을 따른 채널 영역의 형성을 특징으로 하는 트렌치 게이트형의 MOSFET 등이 검토되고 있다[예컨대, 일본 특허 공개 평9-74193호 공보(특허문헌 1) 참조]. 트렌치 게이트형의 MOSFET에서는, 온 저항의 저감이 가능하게 되는 한편, 트렌치 바닥부에의 전계 집중으로 인한 내압 특성의 저하가 문제가 된다. 이것에 대하여, 예컨대 게이트 전극을 배치하는 트렌치와는 별도로 소스 전극을 배치하는 트렌치를 형성한 MOSFET 등이 제안되어 있다[예컨대 Y. Nakano, R. Nakamura, H. Sakairi, S. Mitani, T. Nakamura, 「690V, 1.00 mΩ㎠ 4H-SiC Double-Trench MOSFETs」, International Conference on Silicon Carbide and Related Materials Abstract Book, (미국), 2011년 9월 11일, p.147(비특허문헌 1) 참조].
일본 특허 공개 평9-74193호 공보
Y. Nakano, R. Nakamura, H. Sakairi, S. Mitani, T. Nakamura, 「690 V, 1.00 mΩ㎠ 4H-SiC Double-Trench MOSFETs」, International Conference on Silicon Carbide and Related Materials Abstract Book, (미국), 2011년 9월 11일, p.147
특허문헌 1에 제안되어 있는 MOSFET에서는, 소스 전극은 소스 영역에 접촉하고, 소스 영역에 인접하는 콘택트 영역을 통해 보디 영역에 접속되어 있다. 이 때문에, 예컨대 MOSFET의 동작 상태의 전환(온 상태로부터 오프 상태)에 있어서, 소스 영역과 콘택트 영역 사이의 pn 접합으로부터 신장하는 공핍층의 영향에 의해 소스 전극으로부터 보디 영역에의 홀의 주입이 저해되고, 결과로서 MOSFET의 응답 속도가 저하한다고 하는 문제점이 있다.
비특허문헌 1에 제안되어 있는 MOSFET에서는, 소스 전극과 기판의 접촉면이 트렌치 바닥면보다 드레인 전극측에 형성되어 있다. 이 때문에 소스 전극을 구성하는 금속이 드리프트 영역에 용이하게 확산함으로써 상기 접촉면으로부터 드리프트 영역으로 적층 결함이 신장하고, 결과로서 MOSFET의 내압 특성이 저하한다고 하는 문제점이 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은 내압 특성의 저하가 억제되고, 응답 속도가 향상한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는, 한쪽 주표면측에 개구되는 제1 트렌치와, 상기 주표면측에 개구되고 제1 트렌치보다 얕은 제2 트렌치가 형성되며, 탄화규소로 이루어지는 기판과, 제1 트렌치의 벽면 상에 접촉하여 배치된 게이트 절연막과, 게이트 절연막 상에 접촉하여 배치된 게이트 전극과, 제2 트렌치의 벽면 상에 접촉하여 배치된 콘택트 전극을 구비한다. 기판은 기판의 상기 주표면 및 제1 트렌치의 상기 벽면을 포함하는 소스 영역과, 소스 영역에 접촉하고 제1 트렌치의 상기 벽면을 포함하는 보디 영역과, 보디 영역에 접촉하고 제1 트렌치의 상기 벽면을 포함하는 드리프트 영역을 포함한다. 제1 트렌치는 소스 영역 및 보디 영역을 관통하면서 드리프트 영역에 도달하도록 형성되어 있다. 제2 트렌치는 소스 영역을 관통하면서 보디 영역에 도달하도록 형성되어 있다.
본 발명에 따른 반도체 장치에 있어서, 콘택트 전극은 소스 영역을 관통하면서 보디 영역에 도달하는 제2 트렌치의 벽면 상에 접촉하여 배치되기 때문에, 콘택트 영역을 통하지 않고 보디 영역에 접촉한다. 이 때문에, 본 발명에 따른 반도체 장치에서는, 소스 영역과 콘택트 영역 사이의 pn 접합으로부터 신장하는 공핍층의 영향을 받지 않고, 콘택트 전극으로부터 보디 영역에 홀 또는 전자를 주입할 수 있다. 이것에 의해, 반도체 장치의 동작 상태의 전환이 용이해지고, 결과로서 반도체 장치의 응답 속도가 향상한다. 또한, 본 발명에 따른 반도체 장치에 있어서, 제2 트렌치는 제1 트렌치보다 얕게 형성되어 있다. 이 때문에 제1 트렌치 밑의 드리프트 영역에서, 콘택트 전극을 구성하는 금속의 확산으로 인한 결함의 신장이 억제되고, 그 결과 반도체 장치의 내압 저하가 억제된다. 이와 같이, 본 발명에 따른 반도체 장치에 의하면, 내압 특성의 저하가 억제되고, 응답 속도가 향상한 반도체 장치를 제공할 수 있다.
상기 반도체 장치에 있어서, 콘택트 전극은 기판의 상기 주표면 상에 접촉하지 않고 배치되어 있어도 좋다. 이것에 의해, 콘택트 전극과 게이트 전극의 단락을 방지하는 것이 용이해진다.
상기 반도체 장치에 있어서, 제2 트렌치의 상기 벽면을 구성하는 면은 {0001}면에 교차하는 면이어도 좋다. 이것에 의해, 콘택트 전극을 구성하는 금속의 기판에의 확산이 용이해지고, 그 결과 콘택트 전극과 기판의 접촉 저항을 보다 저감할 수 있다.
상기 반도체 장치에서는, 제1 및 제2 트렌치를 포함하는 기판의 두께 방향을 따른 단면에서, 제2 트렌치의 최저(最底)부의 상기 벽면으로부터 {0001}면에 평행하게 연장되는 가상의 직선은 제2 트렌치에 대향하는 제1 트렌치의 상기 벽면에 교차하여도 좋다. 이것에 의해, 반도체 장치의 내압 특성의 저하를 보다 효과적으로 억제할 수 있다.
상기 반도체 장치에서는, 제1 및 제2 트렌치를 포함하는 기판의 두께 방향을 따른 단면에서, 상기 가상의 직선은 드리프트 영역에 교차하지 않고, 제2 트렌치에 대향하는 제1 트렌치의 상기 벽면에 교차하여도 좋다. 이것에 의해, 반도체 장치의 내압 특성의 저하를 더 효과적으로 억제할 수 있다.
상기 반도체 장치에 있어서, 기판의 상기 주표면을 구성하는 면은 {0001}면에 대하여 8˚ 이하의 오프각을 갖는 면이어도 좋다. 이것에 의해, 탄화규소로 이루어지는 기판을 보다 용이하게 준비할 수 있다.
상기 반도체 장치에 있어서, 제1 트렌치의 상기 벽면과 기판의 상기 주표면이 이루는 각은 둔각이어도 좋다. 이것에 의해, 반도체 장치의 온 저항을 보다 저감할 수 있다.
상기 반도체 장치에 있어서, 제1 트렌치의 상기 벽면을 구성하는 면은 {0001}면에 대하여 50˚ 이상 65˚ 이하의 오프각을 갖는 면이어도 좋다. 이것에 의해, 반도체 장치의 채널 이동도를 보다 향상시킬 수 있다.
상기 반도체 장치에 있어서, 보디 영역의 불순물 농도는 1.0×1017 ㎝-3 이상이어도 좋다. 이것에 의해, 콘택트 전극과 보디 영역의 접촉 저항을 보다 저감할 수 있다. 또한, 보디 영역의 불순물 농도는 5.0×1018 ㎝-3 이하여도 좋다. 이와 같이, 보디 영역의 불순물 농도는 탄화규소로 이루어지는 기판의 결정성의 저하를 방지할 수 있는 범위로 설정될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 탄화규소로 이루어지고, 주표면을 갖는 기판을 준비하는 공정과, 기판에 활성 영역을 형성하는 공정과, 기판의 상기 주표면측에 개구되는 제1 트렌치를 형성하는 공정과, 기판의 상기 주표면측에 개구되고 제1 트렌치보다 얕은 제2 트렌치를 형성하는 공정과, 제1 트렌치의 벽면 상에 접촉하도록 게이트 절연막을 배치하는 공정과, 게이트 절연막 상에 접촉하도록 게이트 전극을 배치하는 공정과, 제2 트렌치의 벽면 상에 접촉하도록 콘택트 전극을 배치하는 공정을 포함한다. 활성 영역을 형성하는 공정에서는, 기판의 상기 주표면을 포함하는 소스 영역과, 소스 영역에 접촉하는 보디 영역과, 보디 영역에 접촉하는 드리프트 영역이 형성된다. 제1 트렌치를 형성하는 공정에서는, 소스 영역 및 보디 영역을 관통하면서 드리프트 영역에 도달하고, 소스 영역, 보디 영역 및 드리프트 영역이 노출되는 상기 벽면을 갖는 제1 트렌치가 형성된다. 제2 트렌치를 형성하는 공정에서는, 소스 영역을 관통하면서 보디 영역에 도달하는 제2 트렌치가 형성된다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 내압 특성의 저하가 억제되고, 응답 속도가 향상한 상기 본 발명에 따른 반도체 장치를 제조할 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에 따른 반도체 장치 및 그 제조 방법에 의하면, 내압 특성의 저하가 억제되고, 응답 속도가 향상한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 MOSFET의 구조를 도시하는 개략 단면도이다.
도 2는 MOSFET의 제조 방법을 개략적으로 도시하는 흐름도이다.
도 3은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다. 또한, 본 명세서에서는, 개별 방위를 [], 집합 방위를 <>, 개별 면을 (), 집합 면을 {}로 각각 나타낸다. 또한, 마이너스 지수에 대해서는, 결정학상, "-"(바)를 숫자 위에 붙이게 되어 있지만, 본 명세서에서는, 숫자 앞에 마이너스 부호를 붙이고 있다.
우선, 본 발명의 일 실시형태에 따른 반도체 장치로서의 MOSFET(1)의 구조에 대해서 설명한다. 도 1을 참조하면, MOSFET(1)는, 탄화규소로 이루어지고, 주표면(10a)을 갖는 기판(10)과, 게이트 절연막(20)과, 게이트 전극(30)과, 층간 절연막(40)과, 콘택트 전극으로서의 소스 전극(50)과, 소스 패드 전극(60)과, 드레인 전극(70)과, 드레인 패드 전극(80)을 구비하고 있다. 기판(10)은, 베이스 기판(11)과, 반도체층(12)을 포함하고, 반도체층(12)에는 드리프트 영역(13)과, 보디 영역(14)과, 소스 영역(15)이 형성되어 있다. 또한, 기판(10)에는, 주표면(10a)측에 개구되는 제1 트렌치(16)와, 주표면(10a)측에 개구되고 제1 트렌치(16)보다 얕은 제2 트렌치(17)가 형성되어 있다.
베이스 기판(11)은 탄화규소로 이루어지고, 예컨대 N(질소) 등의 n형 불순물을 포함함으로써 도전형이 n형으로 되어 있다. 드리프트 영역(13)은 베이스 기판(11)의 주표면(11a) 상에 형성되어 있다. 드리프트 영역(13)은 베이스 기판(11)과 마찬가지로, 예컨대 N(질소) 등의 n형 불순물을 포함함으로써 도전형이 n형으로 되어 있고, 그 농도는 베이스 기판(11)보다 낮게 되어 있다.
보디 영역(14)은 드리프트 영역(13) 상[베이스 기판(11)측과는 반대측]에 형성되어 있다. 보디 영역(14)은, 예컨대 Al(알루미늄)이나 B(붕소) 등의 p형 불순물을 포함함으로써 도전형이 p형으로 되어 있다.
소스 영역(15)은 보디 영역(14) 상[드리프트 영역(13)측과는 반대측]에 형성되어 있다. 소스 영역(15)은, 예컨대 P(인) 등의 n형 불순물을 포함함으로써, 베이스 기판(11) 및 드리프트 영역(13)과 마찬가지로 도전형이 n형으로 되어 있다. 또한, 소스 영역(15)에 포함되는 n형 불순물의 농도는 드리프트 영역(13)보다 높게 되어 있다.
제1 트렌치(16)는 벽면(16a)과 바닥면(16b)을 가지며, 소스 영역(15) 및 보디 영역(14)을 관통하면서 드리프트 영역(13)에 도달하도록 형성되어 있다. 구체적으로는, 제1 트렌치(16)는 벽면(16a)이 소스 영역(15)과, 보디 영역(14)과, 드리프트 영역(13)에 포함되고, 바닥면(16b)이 드리프트 영역(13) 내에 위치하도록 형성되어 있다. 또한, 제2 트렌치(17)는 벽면(17a)과 바닥면(17b)을 가지며, 소스 영역(15)을 관통하면서 보디 영역(14)에 도달하도록 형성되어 있다. 구체적으로는, 제2 트렌치(17)는 벽면(17a)이 소스 영역(15)과, 보디 영역(14)에 포함되고, 바닥면(17b)이 보디 영역(14) 내에 위치하도록 형성되어 있다.
이와 같이, 기판(10)은 기판(10)의 주표면(10a) 및 제1 트렌치(16)의 벽면(16a)을 포함하는 소스 영역(15)과, 소스 영역(15)에 접촉하고 제1 트렌치(16)의 벽면(16a)을 포함하는 보디 영역(14)과, 보디 영역(14)에 접촉하고 제1 트렌치(16)의 벽면(16a)을 포함하는 드리프트 영역(13)을 포함하고 있다.
게이트 절연막(20)은, 예컨대 SiO2(이산화규소)로 이루어지고, 제1 트렌치(16)의 벽면(16a) 및 바닥면(16b), 및 기판(10)의 주표면(10a) 상에 접촉하여 배치되어 있다.
게이트 전극(30)은, 예컨대 불순물이 첨가된 폴리실리콘 등의 도전체로 이루어져 있고, 제1 트렌치(16) 내를 충전하도록 게이트 절연막(20) 상에 접촉하여 배치되어 있다.
층간 절연막(40)은, 예컨대 SiO2(이산화규소)로 이루어져 있고, 게이트 절연막(20) 및 게이트 전극(30) 상에 접촉하여 배치되어 있다. 구체적으로는, 층간 절연막(40)은 게이트 절연막(20)과 함께 게이트 전극(30)을 둘러싸도록 배치되어 있고, 게이트 전극(30)을 소스 전극(50)에 대하여 전기적으로 절연하고 있다.
소스 전극(50)은 제2 트렌치(17)의 벽면(17a) 및 바닥면(17b) 상에 접촉하여 배치되어 있다. 구체적으로는, 소스 전극(50)은 소스 영역(15)에 대하여 오믹 접촉할 수 있는 재료, 예컨대 NixSiy(니켈실리사이드), TixSiy(티타늄실리사이드), AlxSiy(알루미늄실리사이드) 및 TixAlySiz(티타늄알루미늄실리사이드) 등으로 이루어지고, 소스 영역(15) 및 보디 영역(14)에 접촉하여 배치되어 있다.
드레인 전극(70)은 베이스 기판(11)의 주표면(11a)과는 반대측의 주표면(11b) 상에 접촉하여 형성되어 있다. 드레인 전극(70)은 베이스 기판(11)에 대하여 오믹 접촉할 수 있는 재료, 예컨대 소스 전극(50)과 같은 재료로 이루어져 있고, 베이스 기판(11)에 대하여 전기적으로 접속되어 있다.
소스 패드 전극(60)은 층간 절연막(40) 및 소스 전극(50) 상에 접촉하여 배치되어 있다. 구체적으로는, 소스 패드 전극(60)은, 예컨대 Al(알루미늄) 등의 도전체로 이루어지고, 소스 전극(50)을 통해 소스 영역(15)과 전기적으로 접속되어 있다.
드레인 패드 전극(80)은 드레인 전극(70) 상에 접촉하여 배치되어 있다. 구체적으로는, 드레인 패드 전극(80)은 소스 패드 전극(60)과 마찬가지로, 예컨대 Al(알루미늄) 등의 도전체로 이루어지고, 드레인 전극(70)을 통해 베이스 기판(11)에 전기적으로 접속되어 있다.
다음에, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)의 동작에 대해서 설명한다. 도 1을 참조하면, 게이트 전극(30)에 인가된 전압이 임계값 전압 미만의 상태, 즉 오프 상태에서는, 소스 전극(50)과 드레인 전극(70) 사이에 전압이 인가되어도, 보디 영역(14)과 드리프트 영역(13) 사이에 형성되는 pn 접합이 역바이어스로 되어, 비도통 상태가 된다. 한편, 게이트 전극(30)에 임계값 전압 이상의 전압이 인가되면, 보디 영역(14)에서 제1 트렌치(16)의 벽면(16a)을 따르도록 캐리어가 축적되고, 반전층이 형성된다. 그 결과, 소스 영역(15)과 드리프트 영역(13)이 전기적으로 접속되어, 소스 전극(50)과 드레인 전극(70) 사이에 전류가 흐른다. 이상과 같이 하여, MOSFET(1)는 동작한다.
이상과 같이, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)에 있어서, 소스 전극(50)은 소스 영역(15)을 관통하면서 보디 영역(14)에 도달하는 제2 트렌치(17)의 벽면(17a) 상에 접촉하여 배치되기 때문에, 콘택트 영역을 통하지 않고 보디 영역(14)에 접촉한다. 이 때문에 MOSFET(1)에서는, 소스 영역(15)과 콘택트 영역 사이의 pn 접합으로부터 신장하는 공핍층의 영향을 받지 않고, 소스 전극(50)으로부터 보디 영역(14)에 홀을 주입할 수 있다. 이것에 의해, MOSFET(1)의 동작 상태의 전환이 용이해지고, 결과로서 MOSFET(1)의 응답 속도가 향상한다. 또한, MOSFET(1)에 있어서, 제2 트렌치(17)는 제1 트렌치(16)보다 얕게 형성되어 있다. 이 때문에, 제1 트렌치(16) 밑의 드리프트 영역(13)에서, 소스 전극(50)을 구성하는 금속의 확산으로 인한 결함의 신장이 억제되고, 그 결과 MOSFET(1)의 내압 저하가 억제된다. 이와 같이, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)는 내압 특성의 저하가 억제되고, 응답 속도가 향상한 반도체 장치로 되어 있다.
또한, MOSFET(1)에 있어서, 소스 전극(50)은 도 1에 도시하는 바와 같이 제2 트렌치(17)의 벽면(17a) 및 바닥면(17b)에 접촉하고, 기판(10)의 주표면(10a) 상에 접촉하지 않고 배치되어 있어도 좋다.
이것에 의해, 소스 전극(50)이 기판(10)의 주표면(10a) 상에 접촉하여 배치되는 경우에 비해, 소스 전극(50)과 게이트 전극(30) 사이의 거리가 보다 커진다. 그 결과, MOSFET(1)을 미세화한 경우 등에서, 소스 전극(50)과 게이트 전극(30)의 단락을 방지하는 것이 용이해진다.
또한, MOSFET(1)에 있어서, 제2 트렌치(17)의 벽면(17a)을 구성하는 면은 {0001}면에 교차하는 면이어도 좋다.
탄화규소로 이루어지는 기판(10)은 {0001}면에 평행한 방향으로 금속이 확산되기 쉽다고 하는 특성을 갖고 있다. 이 때문에 소스 전극(50)에 접촉하는 제2 트렌치(17)의 벽면(17a)을 {0001}면에 교차하는 면으로 함으로써, 소스 전극(50)을 구성하는 금속의 기판(10) 내에의 확산이 용이해지고, 그 결과 소스 전극(50)과 기판(10)의 접촉 저항을 보다 저감할 수 있다.
또한, MOSFET(1)에서는, 제1 및 제2 트렌치(16, 17)를 포함하는 기판(10)의 두께 방향을 따른 단면에서, 제2 트렌치(17)의 최저부의 벽면(17a)으로부터 {0001}면에 평행하게 연장되는 가상의 직선 (A-A)는 제2 트렌치(17)에 대향하는 제1 트렌치(16)의 벽면(16a)에 교차하여도 좋다. 구체적으로는, 도 1에 도시하는 바와 같이, 직선 (A-A)는 드리프트 영역(13)에 교차하지 않고, 제2 트렌치(17)에 대향하는 제1 트렌치(16)의 벽면(16a)에 교차하여도 좋다.
이것에 의해, 소스 전극(50)을 구성하는 금속의 드리프트 영역(13)에의 확산, 특히 제1 트렌치(16)의 바닥면(16b) 밑의 드리프트 영역(13)에의 확산을 보다 효과적으로 억제할 수 있다. 그 결과, MOSFET(1)의 내압 특성의 저하를 보다 효과적으로 억제할 수 있다.
또한, MOSFET(1)에 있어서, 기판(10)의 주표면(10a)을 구성하는 면은 {0001}면에 대하여 8˚ 이하의 오프각을 갖는 면이어도 좋다.
탄화규소는 <0001> 방향으로 용이하게 성장시킬 수 있다. 이 때문에, 기판(10)의 주표면(10a)을 구성하는 면을 {0001}면에 대하여 상기 범위의 오프각을 갖는 면으로 함으로써, 탄화규소로 이루어지는 기판(10)을 보다 용이하게 준비할 수 있다.
또한, MOSFET(1)에 있어서, 제1 트렌치(16)의 벽면(16a)과 기판(10)의 주표면(10a)이 이루는 각은 둔각이어도 좋다. 이것에 의해, 소스 전극(50)과 드레인 전극(70) 사이에서의 캐리어의 통과 영역을 보다 널리 확보하는 것이 가능해지고, 결과로서 MOSFET(1)의 온 저항을 보다 저감할 수 있다.
또한, MOSFET(1)에 있어서, 제1 트렌치(16)의 벽면(16a)을 구성하는 면은 {0001}면에 대하여 50˚ 이상 65˚ 이하의 오프각을 갖는 면이어도 좋다. 이것에 의해, MOSFET(1)의 채널 이동도를 보다 향상시킬 수 있다.
또한, MOSFET(1)에 있어서, 보디 영역(14)의 p형 불순물 농도는 1.0×1017 ㎝-3 이상이어도 좋다. 이것에 의해, 소스 전극(50)과 보디 영역(14)의 접촉 저항을 보다 저감할 수 있다. 또한, 보디 영역(14)의 p형 불순물 농도는 5.0×1018 ㎝-3 이하여도 좋다. 이와 같이, 보디 영역(14)의 불순물 농도는 탄화규소로 이루어지는 기판(10)의 결정성의 저하를 방지할 수 있는 범위로 설정될 수 있다.
또한, MOSFET(1)에는, 소스 전극(50)은 콘택트 영역을 통하지 않고 보디 영역(14)에 대하여 접속되기 때문에, 콘택트 영역을 형성하는 공정이 생략 가능해져, 제조 공정을 보다 효율화할 수 있다. 또한, 전술한 바와 같이, 제1 트렌치(16)의 벽면(16a)을 구성하는 면으로서 {0001}면에 대하여 상기 범위의 오프각을 갖는 면을 채용한 경우에는, 보디 영역의 불순물 농도와 MOSFET(1)의 채널 이동도의 상반 관계가 작아져, 보디 영역(14)의 p형 불순물 농도를 상기 범위로 한 경우에서도, MOSFET(1)의 채널 이동도의 저하를 억제할 수 있다.
다음에, 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 본 실시형태에 따른 반도체 장치의 제조 방법에서는, 상기 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)을 제조할 수 있다. 도 2를 참조하면, 우선, 공정 (S10)으로서, 기판 준비 공정이 실시된다. 이 공정 (S10)에서는, 이하에 설명하는 공정 (S11) 및 공정 (S12)이 실시됨으로써, 탄화규소로 이루어지는 기판(10)이 준비된다.
우선, 공정 (S11)으로서, 베이스 기판 준비 공정이 실시된다. 이 공정 (S11)에서는, 예컨대 4H-SiC로 이루어지는 잉곳(도시 생략)을 슬라이스함으로써, 도 3에 도시하는 바와 같이 탄화규소로 이루어지는 베이스 기판(11)이 준비된다.
다음에, 공정 (S12)으로서, 에피택셜 성장층 형성 공정이 실시된다. 이 공정 (S12)에서는, 도 3을 참조하면, 에피택셜 성장에 의해, 베이스 기판(11)의 주표면(11a) 상에 반도체층(12)이 형성된다. 이와 같이 하여, 베이스 기판(11)과 반도체층(12)을 포함하고, 주표면(10a)을 갖는 기판(10)이 준비된다.
다음에, 공정 (S20)으로서, 활성 영역 형성 공정이 실시된다. 이 공정 (S20)에서는, 이하에 설명하는 공정 (S21) 및 공정 (S22)이 실시됨으로써, 기판(10) 내에 활성 영역이 형성된다. 우선, 공정 (S21)으로서, 이온 주입 공정이 실시된다. 이 공정 (S21)에서는, 도 4를 참조하면, 우선 예컨대 Al(알루미늄) 이온이 반도체층(12) 내에 주입됨으로써, 도전형이 p형인 보디 영역(14)이 형성된다. 다음에, 예컨대 P(인) 이온이 반도체층(12) 내에서, 상기 Al 이온의 주입 깊이보다 얕게 주입됨으로써, 도전형이 n형인 소스 영역(15)이 형성된다. 또한, 반도체층(12)에서, 보디 영역(14) 및 소스 영역(15) 모두가 형성되지 않는 영역은 드리프트 영역(13)이 된다. 이와 같이 하여, 기판(10)의 주표면(10a)을 포함하는 소스 영역(15)과, 소스 영역(15)에 접촉하는 보디 영역(14)과, 보디 영역(14)에 접촉하는 드리프트 영역(13)이 반도체층(12) 내에 형성된다.
다음에, 공정 (S22)으로서, 활성화 어닐링 공정이 실시된다. 이 공정 (S22)에서는, 기판(10)을 가열함으로써, 상기 공정 (S21)에서 도입된 불순물이 활성화된다. 이것에 의해, 불순물이 도입된 영역에서 원하는 캐리어가 생성된다. 이와 같이 하여, 기판(10)에 활성 영역이 형성된다.
다음에, 공정 (S30)으로서, 제1 트렌치 형성 공정이 실시된다. 이 공정 (S30)에서는, 도 5 및 도 6을 참조하면, 주표면(10a)측에 개구되고 벽면(16a)과 바닥면(16b)을 갖는 제1 트렌치(16)가 기판(10)에 형성된다. 구체적으로는, 도 5를 참조하면, 우선 예컨대 P-CVD(Plasma-Chemical Vapor Deposition)법에 의해, 주표면(10a)의 제1 트렌치(16)를 형성해야 하는 영역에 개구를 가지며, SiO2(이산화규소)로 이루어지는 마스크(90)가 형성된다. 다음에, 예컨대 SF6(육불화유황) 가스 및 산소를 포함하는 분위기 속에서, 유도 접합형 반응성 이온 에칭(ICP-RIE: Inductive Coupled Plasma Reactive Ion Etching) 등에 의해, 도면중 화살표로 나타내는 방향으로 기판(10)의 에칭을 진행시킨다. 다음에, 도 6을 참조하면, 예컨대 염소 등의 할로겐계 가스 및 산소를 포함하는 분위기 속에서 열 에칭이 실시된다. 그리고, 상기 에칭 처리가 완료된 후에 마스크(90)가 제거된다. 이와 같이 하여, 소스 영역(15) 및 보디 영역(14)을 관통하면서 드리프트 영역(13)에 도달하고, 소스 영역(15), 보디 영역(14) 및 드리프트 영역(13)이 노출되는 벽면(16a) 및 바닥면(16b)을 갖는 제1 트렌치(16)가 형성된다.
다음에, 공정 (S40)으로서, 제2 트렌치 형성 공정이 실시된다. 이 공정 (S40)에서는, 도 7을 참조하면, 상기 공정 (S30)과 마찬가지로 기판(10)의 에칭을 진행시킴으로써, 소스 영역(15)을 관통하면서 보디 영역(14)에 도달하고, 소스 영역(15) 및 보디 영역(14)이 노출되는 벽면(17a) 및 바닥면(17b)을 갖는 제2 트렌치(17)가 형성된다.
다음에, 공정 (S50)으로서, 게이트 절연막 형성 공정이 실시된다. 이 공정 (S50)에서는, 도 8을 참조하면, 예컨대 산소를 포함하는 분위기 속에서 기판(10)을 가열함으로써, 기판(10)의 주표면(10a), 제1 트렌치(16)의 벽면(16a) 및 바닥면(16b), 및 제2 트렌치(17)의 벽면(17a) 및 바닥면(17b)을 덮도록, SiO2(이산화규소)로 이루어지는 게이트 절연막(20)이 형성된다.
다음에, 공정 (S60)으로서, 게이트 전극 형성 공정이 실시된다. 이 공정 (S60)에서는, 도 9를 참조하면, 예컨대 LP(Low Pressure) CVD법에 의해, 제1 트렌치(16) 내를 충전하도록 불순물이 첨가된 폴리실리콘막이 형성된다. 이것에 의해, 게이트 절연막(20) 상에 접촉하는 게이트 전극(30)이 형성된다.
다음에, 공정 (S70)으로서, 층간 절연막 형성 공정이 실시된다. 이 공정 (S70)에서는, 도 10을 참조하면, 예컨대 CVD법에 의해, SiO2(이산화규소)로 이루어지는 층간 절연막(40)이 게이트 절연막(20)과 함께 게이트 전극(30)을 둘러싸도록 형성된다.
다음에, 공정 (S80)으로서, 오믹 전극 형성 공정이 실시된다. 이 공정 (S80)에서는, 도 11을 참조하면, 우선 소스 전극(50)을 형성해야 하는 영역에서, 층간 절연막(40) 및 게이트 절연막(20)이 제거되어, 소스 영역(15) 및 보디 영역(14)이 노출된 영역이 형성된다. 그리고, 이 영역에 예컨대 Ni로 이루어지는 금속막이 형성된다. 한편, 베이스 기판(11)의 주표면(11a)과는 반대측의 주표면(11b) 상에, 마찬가지로 Ni로 이루어지는 금속막이 형성된다. 그리고, 상기 금속막이 가열됨으로써, 상기 금속막의 적어도 일부가 실리사이드화되어, 기판(10)에 대하여 전기적으로 접속된 소스 전극(50) 및 드레인 전극(70)이 형성된다.
다음에, 공정 (S90)으로서, 패드 전극 형성 공정이 실시된다. 이 공정 (S90)에서는, 도 1을 참조하면, 예컨대 증착법에 의해, Al(알루미늄) 등의 도전체로 이루어지는 소스 패드 전극(60)이 소스 전극(50) 및 층간 절연막(40)을 덮도록 형성된다. 또한, 드레인 전극(70) 상에서, 소스 패드 전극(60)과 마찬가지로, 예컨대 증착법에 의해 Al(알루미늄) 등의 도전체로 이루어지는 드레인 패드 전극(80)이 형성된다. 이상의 공정 (S10) 내지 공정 (S90)이 실시됨으로써 MOSFET(1)이 제조되고, 본 실시형태에 따른 반도체 장치의 제조 방법이 완료된다. 이와 같이, 본 실시형태에 따른 반도체 장치의 제조 방법에서는, 내압 특성의 저하가 억제되고, 특성이 향상한 상기 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)을 제조할 수 있다.
또한, 상기 본 실시형태에서는, 제1 및 제2 트렌치(16, 17)가 바닥면(16b, 17b)을 갖는 경우에 대해서만 설명했지만, 본 발명의 반도체 장치 및 그 제조 방법이 이것에 한정되는 것은 아니다. 예컨대 바닥면을 갖지 않는 V형의 제1 및 제2 트렌치를 갖는 MOSFET 및 그 제조 방법에서도, 본 발명의 반도체 장치 및 그 제조 방법을 채용할 수 있다.
또한, 상기 본 실시형태에서는, MOSFET 및 그 제조 방법에 대해서만 설명했지만, 본 발명의 반도체 장치 및 그 제조 방법이 이것에 한정되는 것은 아니다. 예컨대 IGBT(Insulated Gate Bipolar Transistor) 등, 내압 특성의 저하 억제, 및 응답 속도의 향상이 요구되는 반도체 장치 및 그 제조 방법에서도, 본 발명의 반도체 장치 및 그 제조 방법을 채용할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시이며, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 정해지며, 특허청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치 및 그 제조 방법은 내압 특성의 저하 억제 및 디바이스 특성의 향상이 요구되는 반도체 장치 및 그 제조 방법에 있어서, 특히 유리하게 적용될 수 있다.
1: MOSFET, 10: 기판, 11: 베이스 기판, 10a, 11a, 11b: 주표면, 12: 반도체층, 13: 드리프트 영역, 14: 보디 영역, 15: 소스 영역, 16: 제1 트렌치, 17: 제2 트렌치, 16a, 17a: 벽면, 16b, 17b: 바닥면, 20: 게이트 절연막, 30: 게이트 전극, 40: 층간 절연막, 50: 소스 전극, 60: 소스 패드 전극, 70: 드레인 전극, 80: 드레인 패드 전극, 90: 마스크.

Claims (10)

  1. 한쪽 주표면(10a)측에 개구되는 제1 트렌치(16)와, 상기 주표면(10a)측에 개구되고 상기 제1 트렌치(16)보다 얕은 제2 트렌치(17)가 형성되며, 탄화규소로 이루어지는 기판(10)과,
    상기 제1 트렌치(16)의 벽면(16a) 상에 접촉하여 배치된 게이트 절연막(20)과,
    상기 게이트 절연막(20) 상에 접촉하여 배치된 게이트 전극(30)과,
    상기 제2 트렌치(17)의 벽면(17a) 상에 접촉하여 배치된 콘택트 전극(50)
    을 구비하고,
    상기 기판(10)은,
    상기 기판(10)의 상기 주표면(10a) 및 상기 제1 트렌치(16)의 상기 벽면(16a)을 포함하는 소스 영역(15)과,
    상기 소스 영역(15)에 접촉하고 상기 제1 트렌치(16)의 상기 벽면(16a)을 포함하는 보디 영역(14)과,
    상기 보디 영역(14)에 접촉하고 상기 제1 트렌치(16)의 상기 벽면(16a)을 포함하는 드리프트 영역(13)
    을 포함하며,
    상기 제1 트렌치(16)는 상기 소스 영역(15) 및 상기 보디 영역(14)을 관통하면서 상기 드리프트 영역(13)에 도달하도록 형성되어 있고,
    상기 제2 트렌치(17)는 상기 소스 영역(15)을 관통하면서 상기 보디 영역(14)에 도달하도록 형성되어 있는 것인 반도체 장치(1).
  2. 제1항에 있어서, 상기 콘택트 전극(50)은 상기 기판(10)의 상기 주표면(10a) 상에 접촉하지 않고 배치되어 있는 것인 반도체 장치(1).
  3. 제1항 또는 제2항에 있어서, 상기 제2 트렌치(17)의 상기 벽면(17a)을 구성하는 면은 {0001}면에 교차하는 면인 것인 반도체 장치(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 및 제2 트렌치(16, 17)를 포함하는 상기 기판(10)의 두께 방향을 따른 단면에서, 상기 제2 트렌치(17)의 최저부의 상기 벽면(17a)으로부터 {0001}면에 평행하게 연장되는 가상의 직선 (A-A)은, 상기 제2 트렌치(17)에 대향하는 상기 제1 트렌치(16)의 상기 벽면(16a)에 교차하는 것인 반도체 장치(1).
  5. 제4항에 있어서, 상기 제1 및 제2 트렌치(16, 17)를 포함하는 상기 기판(10)의 두께 방향을 따른 단면에서, 상기 가상의 직선 (A-A)은 상기 드리프트 영역(13)에 교차하지 않고, 상기 제2 트렌치(17)에 대향하는 상기 제1 트렌치(16)의 상기 벽면(16a)에 교차하는 것인 반도체 장치(1).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 기판(10)의 상기 주표면(10a)을 구성하는 면은, {0001}면에 대하여 8˚ 이하의 오프각을 갖는 면인 것인 반도체 장치(1).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 트렌치(16)의 상기 벽면(16a)과 상기 기판(10)의 상기 주표면(10a)이 이루는 각은 둔각인 것인 반도체 장치(1).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 트렌치(16)의 상기 벽면(16a)을 구성하는 면은, {0001}면에 대하여 50˚ 이상 65˚ 이하의 오프각을 갖는 면인 것인 반도체 장치(1).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 보디 영역(14)의 불순물 농도는 1.0×1017 ㎝-3 이상 5.0×1018 ㎝-3 이하인 것인 반도체 장치(1).
  10. 탄화규소로 이루어지고, 주표면(10a)을 갖는 기판(10)을 준비하는 공정과,
    상기 기판(10)에 활성 영역을 형성하는 공정과,
    상기 기판(10)의 상기 주표면(10a)측에 개구되는 제1 트렌치(16)를 형성하는 공정과,
    상기 기판(10)의 상기 주표면(10a)측에 개구되고 상기 제1 트렌치(16)보다 얕은 제2 트렌치(17)를 형성하는 공정과,
    상기 제1 트렌치(16)의 벽면(16a) 상에 접촉하도록 게이트 절연막(20)을 배치하는 공정과,
    상기 게이트 절연막(20) 상에 접촉하도록 게이트 전극(30)을 배치하는 공정과,
    상기 제2 트렌치(17)의 벽면(17a) 상에 접촉하도록 콘택트 전극(50)을 배치하는 공정
    을 포함하고,
    상기 활성 영역을 형성하는 공정에서는, 상기 기판(10)의 상기 주표면(10a)을 포함하는 소스 영역(15)과, 상기 소스 영역(15)에 접촉하는 보디 영역(14)과, 상기 보디 영역(14)에 접촉하는 드리프트 영역(13)이 형성되며,
    상기 제1 트렌치(16)를 형성하는 공정에서는, 상기 소스 영역(15) 및 상기 보디 영역(14)을 관통하면서 상기 드리프트 영역(13)에 도달하고, 상기 소스 영역(15), 상기 보디 영역(14) 및 상기 드리프트 영역(13)이 노출되는 상기 벽면(16a)을 갖는 상기 제1 트렌치(16)가 형성되고,
    상기 제2 트렌치(17)를 형성하는 공정에서는, 상기 소스 영역(15)을 관통하면서 상기 보디 영역(14)에 도달하는 상기 제2 트렌치(17)가 형성되는 것인 반도체 장치의 제조 방법.
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