JP6801200B2 - 炭化珪素半導体素子の製造方法 - Google Patents

炭化珪素半導体素子の製造方法 Download PDF

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Description

この発明は、単結晶炭化珪素半導体素子に関し、特に、高耐圧縦型の炭化珪素半導体素子および炭化珪素半導体素子の製造方法に関する。
単結晶炭化珪素は、単結晶シリコンを大幅に上回るバンドギャップや破壊電界強度を有し、より低損失な素子、あるいは単体で耐圧10kVを超える超高耐圧半導体スイッチング素子を実現することができると期待されている。
炭化珪素半導体素子の製造プロセスでは、ウエハの表側にコンタクト(オーミック)電極を形成する際、金属薄膜を堆積し、アルゴンなどの不活性ガス中で、1000℃程度の熱アニールを行うのが、最も簡便であるとされている。上記金属の材料としては、現在のところニッケル系が一般的である(例えば、下記非特許文献1参照。)。
熱アニールの際、層間絶縁膜に開口したコンタクトホール内の領域では、炭化珪素とニッケルが直接接触しており、炭化珪素に含まれるシリコンとニッケルが反応して、ニッケルシリサイドが生成され、低抵抗のコンタクト電極となる。
ニッケルの膜厚は、下地の炭化珪素に含まれるドーパントの濃度や、熱アニールの条件にもよるが、一般的には50〜100nm程度で充分とされる。しかし、このような範囲の膜厚でニッケルを堆積した場合、密度の低い、いわゆる「鬆が入った」状態になり易い特性がある。この場合、コンタクトホール内にのみコンタクト電極パターンを形成しようとしても、ウェットエッチング方式ではニッケル層のサイドエッチング量が膜厚の数倍に達し、仕上がり寸法の制御が難しい。また、ドライエッチング方式では、エッチング自体が極めて困難である。
このようなニッケルの特性を回避し、コンタクトホール内にのみ制御性良くコンタクト電極パターンを形成する手段としては、自己整合プロセスが有効である。簡易的な手法としては、コンタクトホール形成に用いたレジストパターンを、ニッケル堆積時のマスクとして再利用する、いわゆるリフトオフ法を用いることが多い(例えば、下記非特許文献2参照。)。
一方、大量生産で高度なプロセス安定性が要求される場合には、コンタクトホール形成後、基板表側の全面にニッケルを堆積し、熱アニールを行ってから、層間絶縁膜上の余分なニッケルを薬液で除去し、更に層間絶縁膜の最表面を薄くエッチングする、といった方式が用いられる(例えば、下記特許文献1参照。)。
特許3888330号公報
佐治他:「金属−SiCの界面物性と接合特性」、電機学会研究会資料、電機材料研究会、EFM−90−20、1990年 谷本智、「SiCパワーデバイスのためのオーミックコンタクト形成技術」、表面技術、Vol.55、No.1、p.29(2004年)
しかし、層間絶縁膜が薄いと、ニッケルとの反応量が無視できなくなり、最悪の場合、ニッケルが炭化珪素領域まで突き抜けてしまう異常(スパイク現象)が発生する。このため、層間絶縁膜の膜厚を一定値以下に抑えることは難しく、素子構造にゲート電極などの凹凸を含む場合、層間絶縁膜の巨視スケール(概ね高さ300nm以上)の段差が強調される方へ向かうことを避けられない。配線層としてAl−Si合金などを堆積する際、こうした段差は結晶粒の異常成長やボイドの発生をもたらし、半導体素子の信頼性の低下に繋がる。
逆に、層間絶縁膜の膜厚を抑えたままで、上記スパイク現象を防ぐには、窒化チタンなどのバリアメタルを併用するのが効果的である。この点について、発明者が実際に素子構造を作製してみたところ、上記バリアメタルの直上で、本来のニッケルの融点(1455℃)より低いアニール温度でも、コンタクトホール内の炭化珪素と反応できなかった含ニッケル金属が流動体となった。
含ニッケル金属の流動体がバリアメタル上の全域に渡って点在すると、長径で200〜600nm程度、厚さで50〜100nm程度の粒状の凝集体が無数に生成され、表面構造の平坦性が悪化する。そして、配線層としてAl−Si合金などを堆積する際、結晶粒の異常成長やボイドの発生をもたらし、半導体素子の信頼性を低下させる、という新たな問題が確認された。
この問題は、高温環境下に置かれたニッケルが、バリアメタル中に含まれるチタンを取り込み、融点降下を起こすことが原因だと考えられる。そして、上記含ニッケル金属の凝集体が、バリアメタル上の全域に渡って点在すると、上記の巨視スケールの段差以外に、表面構造の微視スケール(概ね高さ100nm以下)の平坦性を悪化させ、やはりAl−Si合金などを堆積する際、結晶粒の異常成長やボイドの発生をもたらすことになる。
本発明は、上記課題を解決するため、バリアメタル上にニッケルの微細な凝集体が存在せず、バリアメタルの平坦性を向上させることを目的とする。
また、この発明にかかる炭化珪素半導体素子の製造方法は、単結晶の炭化珪素半導体基板上にコンタクト電極を形成する炭化珪素半導体素子の製造方法において、前記炭化珪素半導体基板上の層間絶縁膜に開口したコンタクトホールの側壁を含む前記コンタクトホール外の領域に位置する前記層間絶縁膜をバリアメタルで覆う工程と、前記炭化珪素半導体基板上から前記バリアメタル上にかけてニッケルシリサイドの電極材料である、チタンを15〜30at%混合したニッケル合金で覆う工程と、前記炭化珪素半導体基板を1000℃以上1455℃未満の温度で熱アニールし、前記コンタクトホールの内部にのみニッケルシリサイド層を形成し、かつ、前記コンタクトホール外の領域に、長径200〜600nm、厚さ50〜100nmの粒状のニッケル金属の凝集体を点在させる工程と、その後、前記炭化珪素半導体基板をニッケルに対し溶解性を有する薬液に浸透させて、前記ニッケル金属の凝集体を溶解除去する工程と、前記バリアメタル上を金属電極で覆う工程と、をこの順で行うことを特徴とする。
また、この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記薬液は、硝酸、塩酸、硫酸のいずれかを含むことを特徴とする。
上述した発明によれば、炭化珪素基板上に熱アニールでオーミック接合を形成した後、炭化珪素基板をリン硝酢酸などの薬液に浸漬し、バリアメタル上に残存していた含ニッケル金属の凝集体を除去する。この際、コンタクトホール内に形成されたニッケルシリサイドは、上記薬液に溶解せず、バリアメタル上に残存していた含ニッケル金属の凝集体のみを除去できる。これにより、コンタクト電極を残したまま、表面構造の平坦性を回復させることができる。
本発明によれば、バリアメタル上にニッケルの微細な凝集体が存在せず、バリアメタルの平坦性を向上できるようになる。
図1は、実施の形態にかかる炭化珪素半導体素子の各製造工程を示す断面図である。(その1) 図2は、実施の形態にかかる炭化珪素半導体素子の各製造工程を示す断面図である。(その2) 図3は、実施の形態にかかる炭化珪素半導体素子の各製造工程を示す断面図である。(その3) 図4は、実施の形態にかかる炭化珪素半導体素子の各製造工程を示す断面図である。(その4) 図5は、実施の形態にかかる炭化珪素半導体素子の各製造工程を示す断面図である。(その5) 図6は、本発明の適用例として複雑なMOSゲート構造を有する半導体装置の一例を示す断面図である。
(実施の形態)
以下、本発明による炭化珪素半導体素子の好適な実施の形態を、図面を参照しながら詳細に説明する。ここではコンタクト電極の材料として純ニッケルを、バリアメタルの材料として窒化チタンを用いるものとする。
図1〜図5は、実施の形態にかかる炭化珪素半導体素子の各製造工程を示す断面図である。n型炭化珪素基板1上に形成した表面構造を各製造工程で断面方向から見た模式図を示す。また、下記の手順1〜手順5はそれぞれ、図1〜図5の各番号と対応している。
〔手順1〕
図1には、n型炭化珪素基板1にデバイス構造を形成し、高濃度イオン注入領域の直上にコンタクトホール5を形成した状態を示す。図1に示すように、薬液洗浄やプラズマエッチングなどの方法で清浄化された単結晶n型炭化珪素基板1の上に、n型ドリフト層2、高濃度イオン注入領域3を順次形成し、層間絶縁膜4で密封した後、高濃度イオン注入領域3の直上にコンタクトホール5を開口する。パターン形成やマスク合わせの手法は自明であるため、説明および図示を省略する。
〔手順2〕
図2には、コンタクトホール5の側壁を含む、コンタクトホール5外の領域に、窒化チタン層6を形成した状態を示す。図2に示すように、コンタクトホール5の側壁を含む、コンタクトホール5よりも外側の領域(層間絶縁膜4の表面を含む)を、バリアメタルとして好適な窒化チタン層6で保護する。コンタクトホール5内の領域は、ドライエッチングなどの手法で開口し、高濃度イオン注入領域3を露出させておく。パターン形成やマスク合わせの手法については、手順1と同様、説明および図示を省略する。バリアメタルとしては、チタンの他に、ジルコニウム、タンタルおよびタングステンの内、いずれか1種類以上を含む窒化物とする。
〔手順3〕
図3には、表面構造全域にニッケル層7を堆積した状態を示す。図3に示すように、コンタクトホール5と窒化チタン層6の表面を含む表面構造全域に、ニッケル層7を堆積する。ニッケル層7の堆積の手法としては、蒸着やスパッタを用いることができ、特にスパッタ法が膜厚均一性に優れるため好適である。ニッケル層7としては、純ニッケルに限らず、例えば、遊離カーボンの発生を抑える目的で、チタンを15〜30at%程度混合したニッケル合金としても良い。
なお、図示しないが、縦型半導体素子の場合は、基板裏面側にもコンタクト電極が必要となるため、表面側と同様、この段階でn型炭化珪素基板1の裏面側にもニッケルなどの金属を堆積する。
〔手順4〕
手順3までの表面構造を形成したn型炭化珪素基板1をアニール炉に導入し、アルゴンや窒素などの不活性ガス雰囲気中で熱アニールを行う。このアニールにより、コンタクトホール5の内部では、ニッケル層7と炭化珪素中に含まれるシリコンとが反応し、ニッケルシリサイド層8が生成される。
一方、コンタクトホール5の外側では、ニッケル層7が窒化チタン層6によって層間絶縁膜4と隔てられているため、シリサイド化は起こらない。但し、本来のニッケルの融点(1455℃)より低い、1000℃程度で熱アニールを行っても、窒化チタン層6の直上ではニッケルの流動化が起こり、含ニッケル金属凝集体9が点在した状態へと変化する。
図4には、熱アニールを行い、コンタクトホール5内ではニッケルシリサイド層8が形成され、コンタクトホール5外では含ニッケル金属の凝集体9が点在している状態を示す。図4に示すように、含ニッケル金属凝集体9の大きさは、熱アニールの条件や表面構造の巨視スケールの段差の有無によって多少変動するが、長径200〜600nm程度、厚さ50〜100nm程度の粒状となる。また、凝集体同士の間隔は、凝集体それ自身の長径とほぼ同程度である。
〔手順5〕
次に、熱アニール後のn型炭化珪素基板1を、硝酸、塩酸、硫酸のいずれかを含む薬液に浸漬する。ニッケルの溶解が可能な薬液であれば、上記成分以外には特に制限を設けないが、処理槽の共通化という観点からは、Al−Si合金のパターン抜きに用いられるリン硝酸やリン硝酢酸が好適である。
図5は、硝酸、塩酸、硫酸のいずれかを含む薬液によるウェットエッチングを行い、含ニッケル金属凝集体のみを除去した直後の状態を示す。図5に示すように、n型炭化珪素基板1を薬剤へ浸漬処理することで、ニッケルシリサイド層8は殆ど反応しないが、窒化チタン層6の直上に存在していた含ニッケル金属凝集体9は速やかに溶解除去される。これにより、表面構造の微視スケールの平坦性を、手順2の窒化チタン層6を堆積した直後と同等の水準まで回復させることができる。
従来のコンタクト電極形成工程では、1)熱アニール後に余剰ニッケルおよび層間絶縁膜最表層の除去を行う手法、あるいは2)窒化チタンなどのバリアメタルを併用する方法が採られていた。しかし、1)の手法では層間絶縁膜4を薄くすることができず、2)の手法ではバリアメタル(窒化チタン層6)上に含ニッケル金属凝集体9が多数点在する。そして、いずれも配線層(金属電極)としてAl−Si合金を堆積する際に、結晶粒の異常成長やボイドの発生を招くという問題があった。
これに対し、上述した本実施の形態によるコンタクト電極形成では、層間絶縁膜4の膜厚を抑えつつ、自己整合的なプロセスを実現し、かつ、含ニッケル金属凝集体9を除去してバリアメタルの表面構造の平坦性を回復させることが可能となる。
図5において、ニッケルシリサイド層8はコンタクトホール5内の炭化珪素基板(n型ドリフト層2)上のみに形成されている。層間絶縁膜4上は、窒化チタン層6を介して、図示しないAl−Si合金などの金属電極で覆う。そして、コンタクトホール5内の領域でのみ、ニッケルシリサイドで構成された電極が炭化珪素基板(n型ドリフト層2)上に設けられ、コンタクトホール5の側壁を含むコンタクトホール5外の領域では、層間絶縁膜4をバリアメタル(窒化チタン層6)とバリアメタル上を金属電極が覆い、バリアメタルと金属電極の間にニッケル金属凝集体9が介在しない構成とすることができた。
図5以降、炭化珪素基板1上には各種素子構造を構成することができ、これら各種の素子構造を有する炭化珪素半導体素子において、バリアメタル上の表面構造の平坦性を保持できる。これにより、例えば、バリアメタル上に配線層(金属電極)としてAl−Si合金を堆積する際に、結晶粒の異常成長やボイドの発生を招くことがなく、半導体素子の信頼性を向上させることができるようになる。
図6は、本発明の適用例としてプレーナMOSゲート構造を有する半導体装置の一例を示す断面図である。図6に示す例は、縦型のMOSFETであり、n+型炭化珪素基板31のおもて面にはn型エピタキシャル層32が形成される。n型エピタキシャル層32の不純物濃度は、n+型炭化珪素基板31の不純物濃度よりも低い。n型エピタキシャル層32の内部には、複数のp型領域36が選択的に形成される。p型領域36は、n型エピタキシャル層32のn+型炭化珪素基板31側に対して反対側の面に露出する。
n型エピタキシャル層32およびp型領域36の表面にわたってp型領域36より低濃度のp型SiC層37が形成される。p型領域36が形成されていないn型エピタキシャル層32上のp型SiC層37に、深さ方向にp型SiC層37を貫通し、n型エピタキシャル層32に達するn型領域33が形成される。n型エピタキシャル層32およびn型領域33は、n型ドリフト領域である。n型領域33の不純物濃度は、n型エピタキシャル層32よりも高いのが望ましい。
p型SiC層37の内部には、互いに接するようにn+ソース領域34およびp+型コンタクト領域35が形成される。n+ソース領域34およびp+型コンタクト領域35は、p型SiC層37のp型領域36側に対して反対側の面に露出する。n+ソース領域34は、n型領域33と離れて形成される。p+型コンタクト領域35は、n+ソース領域34のn型領域33側に対して反対側に位置する。p+型コンタクト領域35の不純物濃度は、p型SiC層37の不純物濃度よりも高い。
p型SiC層37のn+ソース領域34、p+型コンタクト領域35およびn型領域33を除く部分は、p型領域36と共にp型ベース領域となる。n+ソース領域34とp+型コンタクト領域35との表面には、ソース電極38が形成される。隣り合うn+ソース領域34の間のp型SiC層37とn型領域33との表面には、ゲート絶縁膜12を介してゲート電極13が形成される。ゲート電極13は、図示省略する層間絶縁膜によって、ソース電極38と電気的に絶縁される。また、n+型炭化珪素基板31の裏面には、n+型炭化珪素基板31に接するドレイン電極39が形成される。
図6に示したプレーナMOSゲート構造を有する半導体装置においても、n+ソース領域34およびp+型コンタクト領域35に接するNi等のソース電極38部分にコンタクトホールが形成され、ソース電極38の側部に層間絶縁膜が設けられる。そして、コンタクトホールの側壁を含むコンタクトホール外の領域では、層間絶縁膜をバリアメタル(上記窒化チタン層6)とバリアメタル上を金属電極が覆い、バリアメタルと金属電極の間に上記ニッケル金属凝集体9が介在しない構成にできる。
本発明は、縦型のMOSFETの素子構造以外にも横型のMOSFET等各種半導体装置に同様に適用することができる。
以上の実施の形態によれば、炭化珪素基板上に熱アニールでオーミック接合を形成した後、炭化珪素基板をリン硝酢酸などの薬液に浸漬し、バリアメタル上に残存していた含ニッケル金属の凝集体を除去する。この際、コンタクトホール内に形成されたニッケルシリサイドは、上記薬液に溶解せず、バリアメタル上に残存していた含ニッケル金属の凝集体のみを除去できる。これにより、コンタクト電極を残したまま、表面構造の平坦性を回復させることができる。
以上のように、本発明にかかる炭化珪素半導体素子および炭化珪素半導体素子の製造方法は、半導体材料として炭化珪素を用いた炭化珪素半導体素子に有用である。
1 n型炭化珪素基板
2 n型ドリフト層
3 高濃度イオン注入領域
4 層間絶縁膜
5 コンタクトホール
6 窒化チタン層
7 ニッケル層
8 ニッケルシリサイド層
9 含ニッケル金属凝集体

Claims (2)

  1. 単結晶の炭化珪素半導体基板上にコンタクト電極を形成する炭化珪素半導体素子の製造方法において、
    前記炭化珪素半導体基板上の層間絶縁膜に開口したコンタクトホールの側壁を含む前記コンタクトホール外の領域に位置する前記層間絶縁膜をバリアメタルで覆う工程と、
    前記炭化珪素半導体基板上から前記バリアメタル上にかけてニッケルシリサイドの電極材料である、チタンを15〜30at%混合したニッケル合金で覆う工程と、
    前記炭化珪素半導体基板を1000℃以上1455℃未満の温度で熱アニールし、前記コンタクトホールの内部にのみニッケルシリサイド層を形成し、かつ、前記コンタクトホール外の領域に、長径200〜600nm、厚さ50〜100nmの粒状のニッケル金属の凝集体を点在させる工程と、
    その後、前記炭化珪素半導体基板をニッケルに対し溶解性を有する薬液に浸透させて、前記ニッケル金属の凝集体を溶解除去する工程と、
    前記バリアメタル上を金属電極で覆う工程と、
    をこの順で行うことを特徴とする炭化珪素半導体素子の製造方法。
  2. 前記薬液は、硝酸、塩酸、硫酸のいずれかを含むことを特徴とする、請求項1に記載の炭化珪素半導体素子の製造方法。
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KR102452691B1 (ko) * 2017-11-20 2022-10-11 현대자동차주식회사 전력반도체 소자 제조방법 및 전력반도체 소자
JP7225873B2 (ja) * 2019-02-07 2023-02-21 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7294097B2 (ja) 2019-12-04 2023-06-20 株式会社デンソー 半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
US5925225A (en) * 1997-03-27 1999-07-20 Applied Materials, Inc. Method of producing smooth titanium nitride films having low resistivity
CN1131548C (zh) * 1997-04-04 2003-12-17 松下电器产业株式会社 半导体装置
JP3888330B2 (ja) 2003-04-23 2007-02-28 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
JP5344210B2 (ja) * 2005-11-25 2013-11-20 独立行政法人物質・材料研究機構 カーボンナノチューブの合成方法及び合成装置
US7365009B2 (en) * 2006-01-04 2008-04-29 United Microelectronics Corp. Structure of metal interconnect and fabrication method thereof
JP2012094555A (ja) * 2009-02-18 2012-05-17 Mitsubishi Electric Corp 半導体装置の製造方法
JP2010238738A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5694119B2 (ja) * 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP6261155B2 (ja) * 2012-02-20 2018-01-17 富士電機株式会社 SiC半導体デバイスの製造方法
JP2013219150A (ja) 2012-04-06 2013-10-24 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置のオーミック電極の製造方法
JP6192190B2 (ja) 2014-03-11 2017-09-06 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN103919479A (zh) * 2014-04-04 2014-07-16 广东万事泰集团有限公司 设置单感温探头的智能锅具及一种煎烹食物的方法
DE112014003614T5 (de) * 2014-04-18 2016-04-28 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung

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