JPS58218139A - ヒユ−ズ切断回路 - Google Patents
ヒユ−ズ切断回路Info
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- JPS58218139A JPS58218139A JP57101607A JP10160782A JPS58218139A JP S58218139 A JPS58218139 A JP S58218139A JP 57101607 A JP57101607 A JP 57101607A JP 10160782 A JP10160782 A JP 10160782A JP S58218139 A JPS58218139 A JP S58218139A
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- JP
- Japan
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- fuse
- diffusion layer
- junction
- voltage
- diode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、回路接続を変更するためのヒユーズを備え
た相補型ＭＯ８半導体装置に係り、特にそのヒーーズ切
断回路に関する。
た相補型ＭＯ８半導体装置に係り、特にそのヒーーズ切
断回路に関する。
近年、半導体装置の高集積化はめざましく、特に半導体
記憶装置の記憶容ｉは増加の一途をたどっている。しか
し、記憶装置においてはその一部が不良でも使用できな
いため、記憶容量の増大に伴なって不良が発生する確率
も高くなり、不良チップを救済する必要に迫られている
。
記憶装置の記憶容ｉは増加の一途をたどっている。しか
し、記憶装置においてはその一部が不良でも使用できな
いため、記憶容量の増大に伴なって不良が発生する確率
も高くなり、不良チップを救済する必要に迫られている
。
このような製造歩溜りを向上させるためにく冗長ピット
を導入し、不良が発生した場合ヒユーズの切断によって
回路接続を変更してこの冗長ビットを選択し、不良部分
の機能を補なって不良チップを救済する方法が注目さ・
れている。上記ヒユーズは、一般にポリシリコンヒユー
ズが用いられておシ、このヒユーズをレーデ光で溶断す
るものである。
を導入し、不良が発生した場合ヒユーズの切断によって
回路接続を変更してこの冗長ビットを選択し、不良部分
の機能を補なって不良チップを救済する方法が注目さ・
れている。上記ヒユーズは、一般にポリシリコンヒユー
ズが用いられておシ、このヒユーズをレーデ光で溶断す
るものである。
しかし、このような、１方法では、レーザ光を発生する
ためのレーデ装置が必要であり、操作が煩雑となるとと
もに半導体装置に外部からダメージを与える危険もある
。このため、半導体装直円に第１図に示すようなヒユー
ズ切断回路を設けて、ポリシリコンヒユーズを市、気的
に切断する方法が提案されている。すなわち、電源ＶＤ
Ｄと接地点Ｖ８ｇとの間にトランジスタＱｔおよびポリ
シリコンヒユーズＦ、が接続され、上記トランジスタＱ
１のダートと端子１１との間には制御信号ＲＰＲ、によ
って導通制御されるトランジスタＱ！が接続されるとと
もに、トランジスタＱ１のダートと接地点ｖ８８との間
に制御信号ＲＰＲｔによって導通制御されるトランジス
タＱ３が接続される。そして、上記トランジスタＱ０と
ポリシリコンヒユーズＦとの接続点に設けられた論理回
路１２によってポリシリコンヒーーズＦの在否を検出し
、）回路接続を変更するようにしている。
ためのレーデ装置が必要であり、操作が煩雑となるとと
もに半導体装置に外部からダメージを与える危険もある
。このため、半導体装直円に第１図に示すようなヒユー
ズ切断回路を設けて、ポリシリコンヒユーズを市、気的
に切断する方法が提案されている。すなわち、電源ＶＤ
Ｄと接地点Ｖ８ｇとの間にトランジスタＱｔおよびポリ
シリコンヒユーズＦ、が接続され、上記トランジスタＱ
１のダートと端子１１との間には制御信号ＲＰＲ、によ
って導通制御されるトランジスタＱ！が接続されるとと
もに、トランジスタＱ１のダートと接地点ｖ８８との間
に制御信号ＲＰＲｔによって導通制御されるトランジス
タＱ３が接続される。そして、上記トランジスタＱ０と
ポリシリコンヒユーズＦとの接続点に設けられた論理回
路１２によってポリシリコンヒーーズＦの在否を検出し
、）回路接続を変更するようにしている。
上記のような構成において動作を説明する。
□
通常状態テハ、制御信号：ＱＲｚ ヲ５ Ｖ 、 ＲＰ
Ｒ１をＯＩｖとして、トランジスタＱｓ をオン状態、
トランジスタＱｌをオフ状態とする。従って、ノードＡ
はＯ・ＶとなるのでトランジスタＱＩはオフ状態とな９
、ポリシリコンヒユーズＦＫは電流が流れないため、ヒ
ーーズＦは切断されない。
Ｒ１をＯＩｖとして、トランジスタＱｓ をオン状態、
トランジスタＱｌをオフ状態とする。従って、ノードＡ
はＯ・ＶとなるのでトランジスタＱＩはオフ状態とな９
、ポリシリコンヒユーズＦＫは電流が流れないため、ヒ
ーーズＦは切断されない。
次に、ポリシリコンヒユーズＦの切断モードになると、
制御信号ＲＰＲ，を０ＶＳＲＰＲ，を２５Ｖとし、トラ
ンジスタＱ！を強いオン状態、トランジスタＱｓ ｋオ
フ状態とするとともに、端子１１に２５Ｖの電圧を印加
する。従って、トランジスタＱｚのｆ−）入力電圧と端
子７ Ｊ （トランジスタＱ３のドレイン印加電圧）と
が共に２５Ｖであるので、ノードＡもほぼ２５Ｖに近い
高い電圧となシ、トランジスタＱｗは強いオン状態とな
るの、でそのオン抵抗は極めて小さくなる。この時、ト
ランジス′りＱｌおよびポリシリコンヒーーズ°゛しを
介して電源ＶＤＤから接地点Ｖｌｌｌｌへ電流が流れる
。トランジスタＱｔのオン抵抗をＲＱ１ポリイリコンヒ
、ズＦの抵抗値を島とすると、ポリシリコンヒユーズＦ
で消費される電力Ｐは下式（１）で表わされる。
制御信号ＲＰＲ，を０ＶＳＲＰＲ，を２５Ｖとし、トラ
ンジスタＱ！を強いオン状態、トランジスタＱｓ ｋオ
フ状態とするとともに、端子１１に２５Ｖの電圧を印加
する。従って、トランジスタＱｚのｆ−）入力電圧と端
子７ Ｊ （トランジスタＱ３のドレイン印加電圧）と
が共に２５Ｖであるので、ノードＡもほぼ２５Ｖに近い
高い電圧となシ、トランジスタＱｗは強いオン状態とな
るの、でそのオン抵抗は極めて小さくなる。この時、ト
ランジス′りＱｌおよびポリシリコンヒーーズ°゛しを
介して電源ＶＤＤから接地点Ｖｌｌｌｌへ電流が流れる
。トランジスタＱｔのオン抵抗をＲＱ１ポリイリコンヒ
、ズＦの抵抗値を島とすると、ポリシリコンヒユーズＦ
で消費される電力Ｐは下式（１）で表わされる。
上式（１）で示したポリシリコンヒユーズＦで消費され
る電力は、熱エネルギとなって発熱し、このエネルギが
所定の値以上になるとポリシリコンヒユーズＦが溶解し
て切断されるー 第２図は、ポリシリコンヒユーズＦの抵抗値ように、消
費電力Ｐはｒ ＲＰ＝ＲＱ Ｊの時最大のりＱｌのオン
抵抗Ｒ０が小さいはと太きくなる。
る電力は、熱エネルギとなって発熱し、このエネルギが
所定の値以上になるとポリシリコンヒユーズＦが溶解し
て切断されるー 第２図は、ポリシリコンヒユーズＦの抵抗値ように、消
費電力Ｐはｒ ＲＰ＝ＲＱ Ｊの時最大のりＱｌのオン
抵抗Ｒ０が小さいはと太きくなる。
従って、トランジスタＱ１のオン抵抗ＲＱを小さく設定
する必要があるため、トランジスタＱｓ のダート入力
として２５ｖという高い電圧を印加している。
する必要があるため、トランジスタＱｓ のダート入力
として２５ｖという高い電圧を印加している。
しかし、上記のような構成のヒユーズ切断回路’１ＭＯ
８集積回路に使用すると、ＭＯ８集積回路においては拡
散の耐圧、ダートの耐圧等がプロセスによって決定され
るため、任意に高い電圧を印加することはできない。特
に、相補型ＭＯ８構成の記憶装置の場合には、高電圧の
印加によって寄生的に付随するラテラルバイポーラ素子
が動作することによシラッチア、ｆが発生するため、低
電圧でヒユーズの切断ができるヒユーズ切断回路が望ま
れている。
８集積回路に使用すると、ＭＯ８集積回路においては拡
散の耐圧、ダートの耐圧等がプロセスによって決定され
るため、任意に高い電圧を印加することはできない。特
に、相補型ＭＯ８構成の記憶装置の場合には、高電圧の
印加によって寄生的に付随するラテラルバイポーラ素子
が動作することによシラッチア、ｆが発生するため、低
電圧でヒユーズの切断ができるヒユーズ切断回路が望ま
れている。
この発明は、上記のような事情を鑑みてなされたもので
、その目的とするところは、相補型ＭＯ８構成の半導体
装置において、比較的低電圧でヒユーズを切断できるヒ
ユーズ切断回路を提供することである。
、その目的とするところは、相補型ＭＯ８構成の半導体
装置において、比較的低電圧でヒユーズを切断できるヒ
ユーズ切断回路を提供することである。
すなわち、この発明においては、半導体基板上に形成し
たウェル領域上に降伏電圧が半導体装置の動作電圧よく
高くなるように設定したダイオードを設け、このダイオ
ードにヒユーズを直列接続し、ヒユーズの切断時に上記
ダイオードに所定の電位を供給して降伏させてヒューズ
に電流を流し、このヒーーズを溶解させて切断するよう
に構成したものである。
たウェル領域上に降伏電圧が半導体装置の動作電圧よく
高くなるように設定したダイオードを設け、このダイオ
ードにヒユーズを直列接続し、ヒユーズの切断時に上記
ダイオードに所定の電位を供給して降伏させてヒューズ
に電流を流し、このヒーーズを溶解させて切断するよう
に構成したものである。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第３図（ａ）９価）はその構成を示すもので、（
ａ）図は等価回路図、（ｂ）図は断面構成図である。す
なわち、ヒユーで切断用の第１の電位供給源ＶＰＰと第
２の電位供ｍｌ源Ｖ８Ｂとの間にダイオードＤおよびポ
リシリコンヒユーズＦを直列接続して設け、ヒユーズＦ
の切断時に第１の電位供給源ＶＰＰからダイオードＤの
降伏電圧よシ高い電圧を供給して降伏させ、ヒユーズＦ
を切断するものである。そして、ダイオードＤとＩリシ
リコンヒー−ズＦとの接続点に論理回路１２を設けてヒ
ユーズＦの往古を検出し、回路接続を変更する。
、： □・・１゜ 上記ダイオードＤは、第「゛導電型（Ｎ型）の半導体基
板１３上に形成された第２導電型（Ｐ型）のウェル領域
１４上に、Ｎ生型の不純物拡散層１５と１型の不純物拡
散層１６とを形成して構成し、Ｎ＋型の不純物拡散層１
５を第１の電位供給源に接続するとともに、１型の不純
物拡散層１６をアルミ等の配線１７によって、フィール
ド酸化′膜１８上に形成したポリシリコン層１９から成
るポリシリコンヒユーズの一端に接続する。上記ポリシ
リコン層１９の他端は、アルミ等の配線１７によって第
２の電位供給源Ｖ８ｇに接続して成る。（ｂ１図におい
て、ｖＤＤは半導体装置の動作電圧供給源、２０はＮ型
基板１３のフィールド閾値電圧を上げるためのＮ−拡散
層、２１はＮ型基板１３をＶＤＤ電位にバイアスするだ
めのコンタクトを取るＮ生鉱散層、２２は層間絶縁層で
ある。
する。第３図（ａ）９価）はその構成を示すもので、（
ａ）図は等価回路図、（ｂ）図は断面構成図である。す
なわち、ヒユーで切断用の第１の電位供給源ＶＰＰと第
２の電位供ｍｌ源Ｖ８Ｂとの間にダイオードＤおよびポ
リシリコンヒユーズＦを直列接続して設け、ヒユーズＦ
の切断時に第１の電位供給源ＶＰＰからダイオードＤの
降伏電圧よシ高い電圧を供給して降伏させ、ヒユーズＦ
を切断するものである。そして、ダイオードＤとＩリシ
リコンヒー−ズＦとの接続点に論理回路１２を設けてヒ
ユーズＦの往古を検出し、回路接続を変更する。
、： □・・１゜ 上記ダイオードＤは、第「゛導電型（Ｎ型）の半導体基
板１３上に形成された第２導電型（Ｐ型）のウェル領域
１４上に、Ｎ生型の不純物拡散層１５と１型の不純物拡
散層１６とを形成して構成し、Ｎ＋型の不純物拡散層１
５を第１の電位供給源に接続するとともに、１型の不純
物拡散層１６をアルミ等の配線１７によって、フィール
ド酸化′膜１８上に形成したポリシリコン層１９から成
るポリシリコンヒユーズの一端に接続する。上記ポリシ
リコン層１９の他端は、アルミ等の配線１７によって第
２の電位供給源Ｖ８ｇに接続して成る。（ｂ１図におい
て、ｖＤＤは半導体装置の動作電圧供給源、２０はＮ型
基板１３のフィールド閾値電圧を上げるためのＮ−拡散
層、２１はＮ型基板１３をＶＤＤ電位にバイアスするだ
めのコンタクトを取るＮ生鉱散層、２２は層間絶縁層で
ある。
上記のような構成のヒユーズ切断回路において動作を説
明するシミ位ＶＰＰにバイアスされたａ Ｎ生鉱散層１５とＰ′：型ウェル領域１４はその接１ 合に逆バイアスの電圧が印加されるが、接合を形成する
不純物の濃度によって降伏電圧が決まり、不純物濃度が
高いほどこの降伏電圧は低くなる。今、Ｎ＋拡散層１５
はＰ型ウェル領域１４と接合を形成するとともに、１拡
散層１６とも接合を形成している。ここで１拡散層１６
は、Ｐ型ウェル領域１４よシも不純物濃度が高いので、
接合の降伏電圧はＮ＋拡散Ｍ１５と１拡散層１６との接
合部分が最も低α。標準的なプロセスとして、１拡散層
１６およびＮ＋拡散層１５の不純物濃度を１×１０２０
／ｃＩｎ３とすると接合の降伏電圧は約８ｖとなる。ま
た、Ｐウェル領域１４とＮ−拡散層２ｏとの接合は、Ｎ
−拡散層２０の不純物濃度を５ Ｘ １０１６／ｃｍ３
とすると、見かけ上のＰ型ウェル領域１４とＮ型基板１
３との接合の降伏電圧は約２０Ｖである。
明するシミ位ＶＰＰにバイアスされたａ Ｎ生鉱散層１５とＰ′：型ウェル領域１４はその接１ 合に逆バイアスの電圧が印加されるが、接合を形成する
不純物の濃度によって降伏電圧が決まり、不純物濃度が
高いほどこの降伏電圧は低くなる。今、Ｎ＋拡散層１５
はＰ型ウェル領域１４と接合を形成するとともに、１拡
散層１６とも接合を形成している。ここで１拡散層１６
は、Ｐ型ウェル領域１４よシも不純物濃度が高いので、
接合の降伏電圧はＮ＋拡散Ｍ１５と１拡散層１６との接
合部分が最も低α。標準的なプロセスとして、１拡散層
１６およびＮ＋拡散層１５の不純物濃度を１×１０２０
／ｃＩｎ３とすると接合の降伏電圧は約８ｖとなる。ま
た、Ｐウェル領域１４とＮ−拡散層２ｏとの接合は、Ｎ
−拡散層２０の不純物濃度を５ Ｘ １０１６／ｃｍ３
とすると、見かけ上のＰ型ウェル領域１４とＮ型基板１
３との接合の降伏電圧は約２０Ｖである。
今、第１の電位供給源ＶＰＰからＮ＋拡散層１５と１拡
散層１６との降伏電圧以上の電圧を印加すると、この接
合は電子なだれ現象を起こすため極めて小さな抵抗しか
持たなくなる。従って、ポリシリコンヒユーズに流れる
電流が増加し、削成（１）で示したヒユーズＦで消費さ
れる電力を充分大きくできる。この時、ダイオードの降
伏時の抵抗値が小さいので、上記第１図の回路における
トランジスタＱｌのオン抵抗を下げるのと同一な効果が
得られる。このような構成によれば、ヒユーズ切断のた
めに印加する電圧ｖＰＰ１０ｖ程度“で充分であるので
、ラッチアップが発・生ずることはない。
散層１６との降伏電圧以上の電圧を印加すると、この接
合は電子なだれ現象を起こすため極めて小さな抵抗しか
持たなくなる。従って、ポリシリコンヒユーズに流れる
電流が増加し、削成（１）で示したヒユーズＦで消費さ
れる電力を充分大きくできる。この時、ダイオードの降
伏時の抵抗値が小さいので、上記第１図の回路における
トランジスタＱｌのオン抵抗を下げるのと同一な効果が
得られる。このような構成によれば、ヒユーズ切断のた
めに印加する電圧ｖＰＰ１０ｖ程度“で充分であるので
、ラッチアップが発・生ずることはない。
ところで、ヒユーズ切断のために印加する電位ＶＰＰは
、半導体装置の動作電圧ｖＩ）Ｄより低いと装置の通常
動作時にダイオードＤが降伏してしまうため、［ＶＰＰ
＞ ＶＤＤ Ｊなる関係を満たす必要がある。しかし、
電位ＶＰＰが印加されてＮ＋拡散層１５と１拡散層１６
との接合が降伏を起こしてその抵抗値が下がった後は、
Ｐ型ウェル領域１４の電位はＶＰＰ電位に近づくので、
ｒ Ｖｐｐ ＞ ＶＤｎ Ｊの時はＰ型ウェル領域１４
とＮ型基板１３との接合が順方向にバイアスされ、Ｐ型
ウェル領域１４とＮ型基板１３間に電流が流れる。この
ような電流を防ぐために、半導体装置の動作電圧■。の
レベルをＶＰＰまで上昇させ、［ＶＤＤ＝ＶＰＰ Ｊと
すれば、Ｐ−拡散、Ｎ−拡散の濃度で決まる素子の降伏
電圧（約２０ｖ）以Ｊで充分にヒユーズを溶断すること
が可能である。通常の動作時においては、電源電圧ＶＤ
Ｄの変動範囲はＯｖ〜６ｖ程度であるのでＶＰＰ電位を
ｖＤＤと等しく、つま’） ｒ ＶＰＰ＝ＶＤＤ Ｊに
設定しても、ダイオードの降伏電圧以下なので逆バイア
ス状態を保持することができる。
、半導体装置の動作電圧ｖＩ）Ｄより低いと装置の通常
動作時にダイオードＤが降伏してしまうため、［ＶＰＰ
＞ ＶＤＤ Ｊなる関係を満たす必要がある。しかし、
電位ＶＰＰが印加されてＮ＋拡散層１５と１拡散層１６
との接合が降伏を起こしてその抵抗値が下がった後は、
Ｐ型ウェル領域１４の電位はＶＰＰ電位に近づくので、
ｒ Ｖｐｐ ＞ ＶＤｎ Ｊの時はＰ型ウェル領域１４
とＮ型基板１３との接合が順方向にバイアスされ、Ｐ型
ウェル領域１４とＮ型基板１３間に電流が流れる。この
ような電流を防ぐために、半導体装置の動作電圧■。の
レベルをＶＰＰまで上昇させ、［ＶＤＤ＝ＶＰＰ Ｊと
すれば、Ｐ−拡散、Ｎ−拡散の濃度で決まる素子の降伏
電圧（約２０ｖ）以Ｊで充分にヒユーズを溶断すること
が可能である。通常の動作時においては、電源電圧ＶＤ
Ｄの変動範囲はＯｖ〜６ｖ程度であるのでＶＰＰ電位を
ｖＤＤと等しく、つま’） ｒ ＶＰＰ＝ＶＤＤ Ｊに
設定しても、ダイオードの降伏電圧以下なので逆バイア
ス状態を保持することができる。
なお、上記実施例では、Ｎ型基板上にＰウェル領域を有
する相補型の半導体装置の場合について説明したが、Ｐ
型基板上にＮ型のウェル領域を形成した半導体装置にお
いても同様にして適応できるのはもちろんである。
する相補型の半導体装置の場合について説明したが、Ｐ
型基板上にＮ型のウェル領域を形成した半導体装置にお
いても同様にして適応できるのはもちろんである。
以上説明したようにこの発明によれば、相補型ＭＯ８構
成の半導体装置において、比較的低電圧でヒユーズを切
断できぷヒユーズ切断回路が□ 得られる。 １″・□ 、− ４、図面の簡単な説明 に□１１ 第１図は従来のヒユーズ切断回路を示す図、第２図は上
記第１図の回路におけるポリシリコンヒユーズの抵抗値
とこのポリシリコンヒユーズで消費される電力との関係
を示す特性図、第３図（ａ） 、 （ｂ）はそれぞれこ
の発明の一実施例に係るヒユーズ切断回路を示す等価回
路図およびその断面構成を示す図である。
成の半導体装置において、比較的低電圧でヒユーズを切
断できぷヒユーズ切断回路が□ 得られる。 １″・□ 、− ４、図面の簡単な説明 に□１１ 第１図は従来のヒユーズ切断回路を示す図、第２図は上
記第１図の回路におけるポリシリコンヒユーズの抵抗値
とこのポリシリコンヒユーズで消費される電力との関係
を示す特性図、第３図（ａ） 、 （ｂ）はそれぞれこ
の発明の一実施例に係るヒユーズ切断回路を示す等価回
路図およびその断面構成を示す図である。
Ｆ・・・ヒユーズ、１３・・・第１導電型（Ｎ型）の半
導体基板、１４・・・第２導電型（Ｐ型）のウェル領域
、１５・・・第１導電型（Ｎ＋型）の不純物拡散層、１
６・・・第２導電型（Ｐ生型）の不純物拡散層、Ｄ・・
・ダイオード、”ＰＰ・・・第１の電位供給源、ｖｓｓ
・・・第２の電位供給源、ｖＤＤ・・・半導体装置の電
位供給源（電源）。
導体基板、１４・・・第２導電型（Ｐ型）のウェル領域
、１５・・・第１導電型（Ｎ＋型）の不純物拡散層、１
６・・・第２導電型（Ｐ生型）の不純物拡散層、Ｄ・・
・ダイオード、”ＰＰ・・・第１の電位供給源、ｖｓｓ
・・・第２の電位供給源、ｖＤＤ・・・半導体装置の電
位供給源（電源）。
出願人代理人 弁理士 鈴 江 武 彦１
１
・い １．。
Claims (1)
- ヒユーズを備えこのヒユーズの切断によって回路接続を
変更する相補型ＭＯ８半導体装置において、第１導電型
の半導体基板上に形成された第２導電型のウェル領域上
に配設される第１゜第２導電型の不純物拡散層から成り
第１導電型の不純物拡散層がヒユーズ切断用の第１の電
位配設されるヒユーズとを具備し、上記ダイオードの降
伏電圧は上記相補型ＭＯ８半導体装置の動作電圧より高
くなるように梧成したことを特徴とするヒーーズ切断回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101607A JPS58218139A (ja) | 1982-06-14 | 1982-06-14 | ヒユ−ズ切断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101607A JPS58218139A (ja) | 1982-06-14 | 1982-06-14 | ヒユ−ズ切断回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218139A true JPS58218139A (ja) | 1983-12-19 |
Family
ID=14305075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101607A Pending JPS58218139A (ja) | 1982-06-14 | 1982-06-14 | ヒユ−ズ切断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218139A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214935U (ja) * | 1985-07-09 | 1987-01-29 | ||
| JPS6241338U (ja) * | 1985-08-27 | 1987-03-12 | ||
| US5936288A (en) * | 1997-07-08 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device and low breakdown voltage zener diode |
-
1982
- 1982-06-14 JP JP57101607A patent/JPS58218139A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214935U (ja) * | 1985-07-09 | 1987-01-29 | ||
| JPS6241338U (ja) * | 1985-08-27 | 1987-03-12 | ||
| US5936288A (en) * | 1997-07-08 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device and low breakdown voltage zener diode |
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