JPH01122153A - Ｃｍｏｓ半導体回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ半導体回路装置、と（に高耐圧用に適
するＣＭＯ５半導体回路装置に関する。

〔従来の技術〕

よく知られているようにＣＭＯＳ半導体回路装置は消費
電力が小である大きな特長をもち、集積回路に広く用い
られるに至っているが、最近では従来からの低電圧下で
動作するディジタル信号回路だけでなく、負荷を直接駆
動する用途にもその適用範囲が拡大されつつある。負荷
の種類によってももちろん異なるが、このためにはＣＭ
ＯＳ半導体回路装置をふつうは数十Ｖ、場合により１０
０Ｖ以上の負荷の回路電圧下で動作しうるように高耐圧
化する必要がある。この高耐圧化のためには最も簡単に
はＣＭＯＳ半導体回路装置を構成するｐチャネル形やｎ
チャネル形のＭＯＳ）ランジスタないしは電界効果トラ
ンジスタそれぞれの寸法を大きくすればよいが、もちろ
んこれだけでは回路の集積化１明らかに不利になるので
、電界効果トランジスタを構成する半導体層とくにその
サブストレート複域内の不純物濃度を低目にする要があ
る。

第３図はＣＭＯＳ半導体口路装置の基本的な構造を示す
もので、図の右半分にｐチャネル電界効果トランジスタ
１０．左半分にｎチャネル電界効果トランジスタ２０の
断面が模式的に示されている。

基板ｌないしはエピタキシャル層は高抵抗性のｎ形であ
って、そのｎチャネル電界効果トランジスタ２０を作り
込むべき部分にｐ形のウェル２が低不純物濃度で拡散さ
れている。ｐチャネル形およびｎチャネル形の電界効果
トランジスタ１０．２０はこの基板１およびウェル２を
それぞれサブストレート領域として作り込まれ、よく知
られているようにそれらの各１対のソース・ドレイン７
．８はそれぞれｐ形およびｎ形で拡散され、ソース・ド
レイン対の表面上にゲート酸化膜６ａを介してゲート６
が設けられる。

両電界効果トランジスタ１０．２０の高耐圧化上は、前
述のようにそれぞれのサブストレート領域である基板ｌ
とウェル２の不純物濃度を低目に選定するとともに、ソ
ース・ドレイン７．８の拡散を深目にしてやり、あるい
はそれらをいわゆる二重拡散層とする。しかし、よく知
られているように半導体回路装置には多くの寄生トラン
ジスタや寄生ダイオードが存在するので、それらの耐電
圧値も上げてやる要がある０図には寄生トランジスタの
主なものが示されており、図示のようにこれらは基板１
をベースとするｐｎｐバイポーラトランジスタＴｂＰ、
ウェル２をベースとするｎｐｎバイポーラトランジスタ
Ｔｂｎ、基板１をチャネル層とするｐチャネル電界効果
トランジスタＴｆｐ、ウェル２をチャネル層とするｎチ
ャネル電界効果トランジスタＴｆｎなどが含まれる。寄
生ダイオードの方はすべてのｐｆｉ接合部に付随するの
で図には示されていない。

しかし、幸い寄生トランジスタ中のバイポーラトランジ
スタＴ　ｂ　ｐ　＋　Ｔ　ｂ　ｎは耐電圧値上問題とな
るコレクタ・ベース間接合がいずれも基板１とウェル２
との間のｐｎ接合であって、高耐圧化に際してこれらの
不純物濃度を低目にすることにより、これらの寄生トラ
ンジスタの高耐圧化も同時に果たされる。寄生トランジ
スタ中の電界効果トランジスタＴｆｐ、　Ｔｆｎについ
ても同様に、高耐圧化のためそれらのチャネル層である
基板１とウェル２の不純物濃度を下げ、ソース・ドレイ
ン７．８の拡散を深くするなどによって、これら寄生ト
ランジスタも同時に高耐圧化される。寄生ダイオードに
ついても事情は同様である。

このようにＣＭＯＳ半導体回路装置の高耐圧は一般的に
は寄生トランジスタや寄生ダイオードの耐電圧値に余り
考慮を払うことなく進めることができるが、寄生電界効
果トランジスタについては第３図に示すようにその上の
酸化膜上の配線用などの金属膜Ｍがもつ電位に影響され
て思わぬ場合に耐電圧値が低下することがあり、この予
防上第４図に示すようなチャネルカッタ層重ないしはチ
ャネルストッパ層を設ける場合がある。これは、これら
のチャネルカッタ３．４のそれぞれｐ形お□　よびｎ形
の不純物濃度をウェル２および基板１の不純物濃度より
それぞれ少し高目にすることによって、基板１やウェル
２の表面に金属膜電位によって図でｃｈで示すチャネル
が誘導されても、チャネルが延びるのを中途で止めるた
めであって、原理上はチャネル路の途中のどこに設けて
もよいが、配置のつごう上両チャネルカフタ３，４は図
示のように互いにほぼ接する位置にふつう設けられる。

しかし、これらチャネルカッタ１１！３．４の不純物濃
度を余り高めると寄生電界効果トランジスタｒｒｐ。

Ｔｆｎ自体の耐電圧値が下がってしまうことになるので
、この耐電圧値が余り下がらない程度にこれらの不純物
濃度は基板１やウェル２よりも高目にされる。

以上のような従来のＣＭＯＳ半導体回路装置において、
第３図および第４図に示すようにソース・ドレイン７．
８およびゲート６上には通常のように電極膜９が設けら
れ、それぞれから端子が導出される。１対の電源点電位
Ｖ、Ｅは例えば図示のように掛けられ、正側電源点Ｖが
掛かる電極膜９は通例のようにｐチャネル電界効果トラ
ンジスタ１０のソース・ドレイン７の一方と基板１を短
絡するように設けられ、ふつう接地点である電源点Ｅに
接続される電極膜９はｎチャネル電界効果トランジスタ
２０のソース・ドレイン８の一方とウェル２とを短絡す
るように設けられる。

〔発明が解決しようとする問題点〕

ところが、高耐圧化を進めるため基板やウェルつまり電
界効果トランジスタのサブストレート領域の不純物濃度
を下げて行くと、予想外の電圧が０Ｍ０３回路内のトラ
ンジスタに掛かることがある。すなわち、第４図の両電
源点Ｖ、Ｅ間に掛かっている電圧に何らかの原因で増減
があると、例えば基板１とウェル２との間の接合に両電
源点間に実際に掛かっているよりも高い電圧が過渡的に
ではあるが現われることがある。かかる内部の過渡的な
高電圧の発生は短時間なので、これによって直ちに接合
が破壊されるわけではないが、その影響が繰り返えされ
ると遂には破壊が起きることになる。もちろん、この過
渡高電圧は０Ｍ０３回路に電源電圧を印加しあるいはそ
れへの電源電圧を切るとき、最も大きな値に達しうるお
それが高い、またこの問題は、０Ｍ０３回路内に含まれ
る電界効果トランジスタの電源点に接続されているソー
ス・ドレインの電位に変動がある場合に限らず、回路内
で相互接続されたソース・ドレインの電位が変わるとき
にも類似の現象が起きると考えられるから、高耐圧０Ｍ
０３回路の正常な動作時間にも思い掛けない高電圧がそ
の半導体層内ないしは接合物体に掛かる可能性があるこ
とになる。

もう一つの問題点は上とも関連するが、サブストレート
領域の不純物濃度を低めると、静電誘導の影響を受けや
すくあるいは静電電荷の侵入に対して弱くなることであ
る。かかる誘導により内部発生しあるいは外部から侵入
した有害な電荷は主には電源に吸収させるほかないが、
両電源点間の実効インピーダンスが高いために電荷の電
源への抜けが悪くなり、その内部蓄積による悪影響を受
けやすくなるのである。

本発明はかかる問題点を極力解決して、高耐圧化のため
に電界効果トランジスタのサブストレート領域の不純物
濃度を低めても、回路内部に過電圧が掛かるおそれがな
く、静電電荷の影響を受けに（いＣＭＯＳ半導体回路装
置を得ることを目的とする。

〔問題点を解決するための手段〕

本発明は、０Ｍ０３回路を構成するｐ＋ｎ両チャネル形
電界効果トランジスタが隣合わせに作り込まれた半導体
の両トランジスタ相互間の表面部に各電界効果トランジ
スタのサブストレート領域とそれぞれ同導電形の半導体
層としてなる１対のダイオード層をそれぞれサブストレ
ート領域に繞けてかつ互いに接し合うように設け、両ダ
イオード層間のｐｎ接合をその逆方向耐電圧値が０Ｍ０
３回路に与えられる電源電圧の最大定格値よりも僅かに
大きくなるように形成することによって上記の目的を達
成するものである。

〔作用〕

上述の１対のダイオード層は互いに接して設けられるこ
とにより１個のダイオードを構成し、このダイオードは
隣合うｐ＋　　ｎ両チャネル形電界効果トランジスタか
ら見てそれらのサブストレート領域間の接合に対して並
列に設けられるので、この接合に無用な過電圧が掛かっ
たとき降伏して過電圧を緩和する役目を果たし、これら
隣合う両電界効果トランジスタがそれぞれ電源点に接続
されているとき、このダイオードは両電界効果トランジ
スタのサブストレート領域を介して両電源点間に挿入さ
れることになるので、電源点間の実効インピーダンスを
その降伏により下げてＣＭＯＳ回路装置内の有害な蓄積
電荷の抜けをよくする役目を果たす。

ダイオードにかかる役目をさせるためには、その降伏電
圧ないしは逆方向耐電圧値を適切な値に選ぶ要があり、
かつ０Ｍ０３回路が正規動作中にダイオードが降伏して
はならないから、本発明では両ダイオード層間のｐｎ接
合の逆方向耐電圧値を電源電圧の最大定格値ないしは絶
対最大定格値により僅かに大きく選ぶ、この逆方向耐電
圧値は、例えば０Ｍ０３回路の電源電圧の絶対最大定格
値が３０Ｖのとき３２Ｖとし、−膜内には最大定格値の
１１０％を越えないように選定するのが望ましい。

ダイオードにかかる逆方向耐電圧値を持たせるには両ダ
イオード層を比較的高い不純物濃度９例えば１０１７〜
１０１９原子／ｄの濃度で作り込むのがよく、かつ両層
間に鋭いｐｎ接合を形成させるのが望ましい、かかる鋭
い接合の形成により両層からなるダイオードにアバラン
シェダイオードないしはツエナダイオードの特性をもた
せて、前述の過電圧の緩和や余剰電荷の抜けの動作時間
を早めることができる。また、鋭い接合によりダイオー
ドの接合容量が増すので、この接合容量がもつ電圧吸収
作用によってダイオードの過電圧の緩和作用を一層高め
ることができる０通常の設計の場合でがっ接合がそれ程
鋭くない場合、この接合容量は数十ｐｐ程度であるが、
それでもダイオードの降伏前の過電圧の急峻な耐電圧値
上がりを緩和する役目をかなり有効に果たしうる。

本発明における１対のダイオード層は、前述の構成にい
うように隣合う電界効果トランジスタのサブストレート
６ｉ域とそれぞれ同導電形で、サブストレート領域に連
続させて相互間に前述のｐｎ接合を形成するように設け
る。このため、ダイオード層対の設けられる場所は、隣
合う逆チャネル形の電界効果トランジスタのサブストレ
ート６ｉ域の接合部になり、かつ本発明ではダイオード
層を容易に作り込めるようその場所を半導体の表面部と
する。従って、本発明における１対のダイオード層はそ
の形態上は前の第４図に示したチャネルカッタＮ３，４
と類似になり、チャネルカッタとしての役目も兼ねうろ
ことにはなるが、前述のようにそれらの不純物濃度や果
たしうる役目が従来のチャネルカッタ層とは本質的に異
なるものである。

また、本発明によるダイオード層の対は、隣合う逆チャ
ネル形の電界効果トランジスタの相互間にすべて設ける
必要は必ずしもなく、電源点間の不要電荷の抜けを良く
する上では、ＣＭＯＳ回路内に１個所膜けることで足り
、またサブストレート領域間の接合の過電圧を緩和する
上では、過電圧を受けやすい電界効果トランジスタの相
互間に設けることであってよい。

以上のように本発明は、そのダイオード層の対間に形成
される所定の逆方向耐電圧値をもつｐｎ接合により、電
界効果トランジスタのサブストレート５１１域間の接合
にかかりうる過電圧を緩和し、あるいはＣＭＯＳ回路装
置に接続される電源点への内部の不要電荷の抜けを良好
にして所期の課題を解決するものである。

〔実施例〕

以下、第１図および第２図を参照しながら本発明の一実
施例を説明する。第１図には本発明によるＣＭＯＳ半導
体回路装置の前の第３図ないし第４図に対応する部分が
断面図で示されており、これらと同じ部分には同じ符号
が付されている。

第１図において、ｐチャネル電界効果トランジスタ１０
およびｎチャネル電界効果トランジスタ２０は、ｎ形の
基板１およびｐ形のウェルｌをそれぞれサブストレート
９Ｍ域とし、その表面上にゲート酸化膜６ａを介して設
けられたポリシリコンのゲート６をマスクとして、それ
ぞれソース・ドレイン７．８の対をイオン注入法を利用
して拡散させることによって作り込まれる０本発明にお
けるダイオードＦＪ３１．３２はそれぞれｐ形およびｎ
形で、図示のようにｐ形のダイオード層３１はｎチャネ
ル電界効果トランジスタ２０のｐ形のウェル２と連続す
るように、ｎ形のダイオード層３２はｐチャネル電界効
果トランジスタ１０のサブストレート８１域であるｎ形
の基板１と連続するように、半導体の表面部における基
板１とウェル２の接合部付近に互いに接して設けられ、
それらの不純物濃度は例えばそれぞれ１０目〜ＩＱＩＩ
原子／−程度とされる。第１図の例ではこれらのダイオ
ード層３１．３２は通常の酸化膜５の下に設けられてお
り、ソース・ドレイン層７．８の拡散と同時またはその
前後に拡散させることができるが、図の左右に示された
ようなＬＯＣＯ３酸化膜５ａの下に設けるようにしても
よく、もちろんこの場合にはＬＯＧＯ３酸化膜の成長前
にあらかじめ拡散される。前者の場合、ダイオード１１
３１．３２相互間に鋭いｐｎ接合を形成させるのに有利
で、後者の場合は該接合を図の上下方向に深く形成して
電流耐量を増すのに有利である。

いずれにせよ、このｐｎ接合の逆方向耐電圧値はＣＭＯ
Ｓ回路装置の電源電圧の最大定格値ないしは絶対最大定
格値の５〜１０％増しとするのがよく、例えば最大定格
値が３０Ｖのとき耐電圧値は３２Ｖとされる。

これらダイオードＮ３１，３２は酸化膜５上に金属膜が
存在した場合、その電位によりウェル２や基板１の酸化
膜下に誘導形成されやすい反転チャネルを断つ役目を兼
ねることができるが、反面それら相互間のｐｎ接合によ
って基板１とウェル２との間の接続の耐電圧値を弱める
ことになるので、この耐電圧値の低下を招かない程度に
電界効果トランジスタ１０の図の左側のソース・ドレイ
ン層７とダイオード層３２との間隔および電界効果トラ
ンジスタ２０の図の右側のソース・ドレイン層８とダイ
オード１３１との間隔は、僅かであるが従来よりも大き
い目に取られる０例えば、０Ｍ０３回路に対する電源電
圧が数十Ｖ程度の場合これらの間隔は５〜６Ｉ！ｍとさ
れる。

以上のように構成されたＣＭＯＳ回路装置上には配線下
用の酸化膜５ｂが全面に被着され、それに明けた窓を介
して各半導体層やゲートに導電接続するようにアルミの
電極膜９が図示のように設けられる０図の例では、電界
効果トランジスタｌＯの図の右側のソース・ドレイン７
と電界効果トランジスタ２０の左側のソース・ドレイン
８とが電源点Ｖ、Ｈにそれぞれ接続され、これらのソー
ス・ドレイン７．８は電極膜９によってそれぞれ基ＦＬ
１およびウェル２と短絡されているので、基板ｌとウェ
ル２とはそれぞれ電源点Ｖ、Ｅと実質上同電位になる。

第２図は第１図の等価回路を示すもので、ここでは両電
界効果トランジスタＩＱ、２０は直列接続されて、それ
により共通ゲートにより制御されるインバータないしは
スイッチ回路が構成される場合が示されている。従って
、両電界効果トランジスタ１０．２０の共通接続ゲート
に入力信号Ｓｉを与えたとき、第１図の電界効果トラン
ジスタ１０の左側のソース・ドレイン７と電界効果トラ
ンジスタ２０の右側のソース・ドレイン８との相互接続
点から入力信号Ｓｉとは補な出力信号Ｓｏが発しられる
ものとする。第２図に示されたダイオード３０は第１図
のダイオード層３１．３２の間のｐｎ接合により形成さ
れるもので、前述のように基板１とウェル２には電源点
Ｖ、Ｈの電位がかかっているから、このダイオード３０
は等価回路上は両電源点Ｖ、Ｅ間に接続されていること
になり、それと並列に接合容量からなるキャパシタＣが
存在することになる。この接合容量はダイオード３１．
３２のｐｎ接合の面積あたりで１０−’ｐＦ／＃”の値
をもち、キャパシタＣの実際の静電容量値としてはふつ
う数十ｐｐ程度以上になる。

第２図の等価回路に種々の形で過電圧が侵入しあるいは
発生しうるが、−膜内な過電圧の例として静電的なパル
ス状の過電圧Ｖｐが図示のように出力信号Ｓｏの回路か
ら掛かり、この過電圧パルスが正の極性をもつものとす
る０図ではこの過電圧パルスＶｐを吸収ないしは通過さ
せる経路が矢印で示されている。この経路を説明すると
、過電圧パルスＶｐはｐチャネル電界効果トランジスタ
１０の図の左側のｐ形のソース・ドレイン７にまず入り
、ソース・ドレインＭ７と基板１との間に形成されたダ
イオードＤ７を順方向に通りで電源点電位Ｖにある基板
１に入り、ついでｎ形のダイオード層３２とｐ形のダイ
オードＮ３１とで形成されるダイオード３０を逆方向に
抜けてｐ形のウェル２に入り、このウェル２から電界効
果トランジスタ２０の左側のソース・ドレイン８の横倒
を通って電源点已に直接に抜は出る。もちろん、ダイオ
ード３０が過電圧パルスの印加と同時に降伏するわけで
なく、降伏に至るまでのごく僅かな時間内には接合容量
であるキャパシタＣがこの過電圧を吸収し、とくに静電
パルスのように非常に波頭峻度の高い過電圧に対しては
、この接合容量が過電圧吸収上大きな役目を果たす、も
ちろん、ダイオード３０が降伏した後はこのキャパシタ
Ｃに蓄積された電荷はダイオードを通って放電される。

過電圧パルスの波頭峻度が緩やかな場合や持続的な過電
圧が掛かった場合には、主にダイオード３０の降伏によ
って過電圧が電源点已に通過吸収される。

〔発明の効果〕

以上の説明かられかるように本発明においては、０Ｍ０
３回路を構成するｐｔ　ｎ両チャネル形電界効果トラン
ジスタが隣合わせに作り込まれた半導体の両トランジス
タ相互間の表面部に各電界効果トランジスタのサブスト
レート領域とそれぞれ同導電形の半導体層としてなる１
対のダイオード層をそれぞれサブストレート領域に繞け
てかつ互いに接し合うように設け、両ダイオード層間の
ｐｎ接合をその逆方向耐電圧値が０Ｍ０３回路に与えら
れる電源電圧の最大定格値よりも僅かに大きくなるよう
に形成するようにしたので、ＣＭＯＳ半導体回路装置に
外部から過電圧が侵入し、あるいは動作中に何らかの原
因でその内部で発生しても、両ダイオード層間のｐｎ接
合が直ちに降伏して過電圧を通過させてしまうので、Ｃ
ＭＯＳ回路装置を半導体層間に電源電圧の最大定格値以
上の過電圧が掛かるおそれがなく、過電圧の波頭峻度が
非常に高い場合でもｐｎ接合に付随する接合容量がこの
過電圧を有効に吸収して半導体層間に掛かる電圧の異常
上昇をダイオードが降伏するまでの短時間内抑制する役
目を果たす、この効果を利用して、本発明によるＣＭＯ
Ｓ半導体回路装置ではその高耐圧化に当たって半導体層
とくにサブストレート領域の不純物濃度を充分に低めて
集積回路等の半導体装置を小形化することができる。

本発明におけるダイオード層は、寄生トランジスタの存
在に基づくラッチアップ現象の防止にも役立つ、すなわ
ち、寄生電界効果トランジスタに対してはダイオード層
はチャネルカッタ層として働き、寄生バイポーラトラン
ジスタについても比較的不純物濃度の高い電界効果トラ
ンジスタがそのベース抵抗を実質的に下げて電流増幅率
を低下させるので、寄生トランジスタが誤って導通して
ラッチアップが発生するのを防止することができる。

このように本発明によるＣＭＯＳ半導体回路装置では、
その内部の半導体層間に過電圧の掛かるのを防止し、か
つ静電電荷の影響を受けにくくすることにより集積回路
等の動作信鯨性を向上し、高耐圧のＣＭＯＳ回路装置の
構成を合理化し、しかもそのランチアップ耐量を従来よ
りも向上することができる。

【図面の簡単な説明】

第１図および第２図が本発明に関し、第１図は本発明に
よるＣＭＯＳ半導体回路装置の一部拡大断面図、第２図
はその等価回路図である。第３図および第４図はそれぞ
れＣＭＯＳ半導体回路装置の従来例の模式化された一部
拡大断面図である。 図において、 に基板ないしはエピタキシャル層、２：ウェル、３，４
：チャネルカッタ層、５．５ａ、５ｂ　：酸化膜、６：
ゲート、６ａ：ゲート酸化膜、７．８：ソース・ドレイ
ン層、９：電極膜、１０：ｐチャネル形電界効果トラン
ジスタ、２０：ｎチャネル形電界効果トランジスタ、３
０：ダイオード層間ｐｎ接合により形成されるダイオー
ド、３１．３２：ダイオード層、Ｃ：ダイオード層間の
ｐｎ接合の接合容量によるキャパシタ、Ｃｈ：チャネル
、Ｄ７：ソース・ドレイン層７に付随するダイオード、
Ｅ：電源点ないしは接地点、Ｍ：金属膜、Ｓｌ二人力信
号、ｓｏ：出力信号、Ｔｂｐ、Ｔｂｎ：寄生バイポーラ
トランジスタ、Ｔｆｐ。 Ｔｆａ：寄生電界効果トランジスタ、Ｖ：正の電源点、
ｖｐ：過電圧パルス、である。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. １）ＣＭＯＳ回路を構成するｐ、ｎ両チャネル形電界効
   果トランジスタが隣合わせに作り込まれた半導体の両ト
   ランジスタ相互間の表面部に各電界効果トランジスタの
   サブストレート領域とそれぞれ同導電形の半導体層とし
   てなる１対のダイオード層をそれぞれサブストレート領
   域に繞けてかつ互いに接し合うように設け、両ダイオー
   ド層間のｐｎ接合をその逆方向耐電圧値がＣＭＯＳ回路
   に与えられる電源電圧の最大定格値よりも僅かに大きく
   なるように形成したことを特徴とするＣＭＯＳ半導体回
   路装置。