KR100739960B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 기판에 1.2MeV~ 3MeV의 에너지로 채널링 방지를 위해 경사 이온주입공정을 실시하여 웰 영역을 형성하는 단계, 상기 웰 영역이 형성된 반도체 기판에 어닐링 공정을 실시하여 상기 주입된 이온들을 확산시키는 단계, 및 상기 반도체 기판 상부에 게이트 절연막, 제1 폴리실리콘막, 유전체막 및 제2 폴리실리콘막을 형성하고, 상기 웰 영역 상부의 상기 반도체 기판 내부에 소스/드레인 영역을 형성하는 단계를 포함한다.
브레이크다운 전압, HV PMOS Tr, 웰 영역, 경사 이온주입공정, 고에너지
Description
도 1은 웰 농도에 따른 브레이크다운전압을 도시한 그래프이고,
도 2 및 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이고,
도 4는 1.2MeV 이상의 에너지에서 수행된 경사 이온주입공정과 600KeV의 에너지에서 수행된 이온주입공정 각각에서 SIMS 프로파일을 비교한 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 11: 웰 영역
16: 게이트 절연막 18: 제1 폴리실리콘막
20: 유전체막 22: 제2 폴리실리콘막
24: 금속실리사이드막 26: 소스/드레인 영역
본 발명은 브레이크다운 전압이 25V보다 크도록 하는 조건을 만족시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
낸드 플래쉬 메모리소자의 싱글 레벨 셀(Single level cell: 이하 SLC)에서는 프로그래밍시 바이어스 조건으로 16V에서 19.5 V까지 500mV 스텝으로 프로그래밍하고 있다. 그러나 플래쉬 소자의 고집적도를 위하여 원 셀당 2비트를 저장할 수 있는 멀티 레벌 셀(multi level cell: 이하 MLC)소자에서는 최소 150mV 이하의 스텝으로 프로그래밍하는 오페레이션이 필요한데 이를 위해서는 PMOS를 이용한 네가디브 문턱 전압이 필요하다. 그러나 프로그래밍과 동시에 20V정도의 웰 바이어스 조건으로 이레이저 오퍼레이션시 견뎌야 하는 고전압 PMOS가 필요하게 된다.
종래 기술에서의 NAND형 플래쉬 소자에서 사용되는 고전압 PMOS 트랜지스터는 13V에서 15V정도의 브레이크다운 전압 특성을 갖고 있는데, 이러한 특성을 갖기 위해서는 일반적인 300~ 600keV의 에너지를 갖고 1×e12~ 2×e13ions/㎠이하의 도즈량을 가진 이온주입공정을 통해 3중 웰 영역를 형성하고 있다.
상기 3중 웰 영역이 구비되는 종래기술에서는, 이후 수행되는 공정들 중 열공정으로 인해 주입된 이온들이 확산하여 실리콘 기판 표면(surface) 농도가 파일업(file up)되어 소스 영역에서 드레인 영역까지의 접합농도가 쉽게 5×e16ions/㎠이상이 되어 도 1의 웰 농도에 따른 브레이크다운 전압을 도시한 그래프에서 보는 바와 같이, 15V이하의 브레이크다운 전압특성이 나오게 된다. 그러므로 종래에는 고전압 PMOS의 정션의 농도를 낮추는 방향으로 3×e13ions/㎠ 도즈 이하의 고전압 PMOS DDD(Double Doped Drain) 정션을 적용하고 있는데 이러한 정션 구조로는 낸드 플래쉬 메모리소자의 MLC 설계에 있어 고전압 PMOS를 적용하기에는 브레이크다운 전압이 25V보다 크도록 하는 조건을 만족할 만한 고전압 특성을 유지할 수 없게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 낸드 플래쉬 메모리소자의 MLC 설계에 있어 고전압 PMOS 트랜지스터를 적용하기위해, 브레이크다운 전압이 25V보다 크도록 하는 조건이 만족되도록 하여 고전압 특성이 유지될 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판에 1.2MeV~ 3MeV의 에너지로 채널링 방지를 위해 경사 이온주입공정을 실시하여 웰 영역을 형성하는 단계, 상기 웰 영역이 형성된 반도체 기판에 어닐링 공정을 실시하여 상기 주입된 이온들을 확산시키는 단계, 및 상기 반도체 기판 상부에 게이트 절연막, 제1 폴리실리콘막, 유전체막 및 제2 폴리실리콘막을 형성하고, 상기 웰 영역 상부의 상기 반도체 기판 내부에 소스/드레인 영역을 형성하는 단계를 포함한다.
상기 경사 이온주입공정은 2×e12ions/㎠~ 1×e14ions/㎠의 P 이온 또는 As 이온을 주입하고, 상기 어닐링 공정은 적어도 1000℃에서 수행한다.
상기 소스/드레인 영역은 5~ 25KeV의 에너지에서 이불화붕소 또는 붕소의 도즈량을 1×e14ions/㎠~ 3×e15ions/㎠로 하고, 0°의 틸트를 갖는 이온주입공정으로 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 및 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, P타입의 반도체 기판(10) 상에 스크린 산화막(미도시)을 형성하고, 후속한 공정에서 고전압 피모스 트랜지스터(High Voltage PMOS Transistor; 이하 'HV PMOS Tr'로 칭함)가 형성될 영역을 제외하고 반도체 기판(10) 상에 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴을 이온주입용 마스크로 하여 1.2MeV~ 3MeV의 에너지로 채널링 방지를 위해 경사(tilt) 이온주입공정을 실시하여 웰 영역(11)을 형성한다. 상기 웰 영역(11)을 형성하는 경사 이온주입공정은 2×e12ions/㎠~ 1×e14ions/㎠의 P 이온 또는 As 이온을 주입한다. 이로써, 반도체 기판(10) 내부에 N웰 영역(11)이 형성된다. 이어서, 상기 웰 영역(11) 형성을 위한 경사 이온주입공정 후 1000℃ 이상의 어닐링 공정을 수행한다.
도 2를 참조하면, P타입의 반도체 기판(10) 상에 스크린 산화막(미도시)을 형성하고, 후속한 공정에서 고전압 피모스 트랜지스터(High Voltage PMOS Transistor; 이하 'HV PMOS Tr'로 칭함)가 형성될 영역을 제외하고 반도체 기판(10) 상에 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴을 이온주입용 마스크로 하여 1.2MeV~ 3MeV의 에너지로 채널링 방지를 위해 경사(tilt) 이온주입공정을 실시하여 웰 영역(11)을 형성한다. 상기 웰 영역(11)을 형성하는 경사 이온주입공정은 2×e12ions/㎠~ 1×e14ions/㎠의 P 이온 또는 As 이온을 주입한다. 이로써, 반도체 기판(10) 내부에 N웰 영역(11)이 형성된다. 이어서, 상기 웰 영역(11) 형성을 위한 경사 이온주입공정 후 1000℃ 이상의 어닐링 공정을 수행한다.
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상기 웰 영역(11) 형성을 위한 경사 이온주입공정 시 As 이온을 사용한 이온주입공정은 P 이온을 사용한 이온주입공정보다 열에 대한 안정성이 우수하기 때문에 고온의 열처리 공정이 동반되는 공정시에는 사용할 수 있다.
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본 발명은 1.2 MeV 이상의 고에너지에서 경사 이온주입공정에 의한 웰 영역(11) 형성만으로 웰 졍션을 형성하여 종래의 고전압 트랜지스터의 정션 브레이크다운 전압(Breakdown Voltage; BV)을 25V 이상 유지시키는데 있어 문제가 되고 있는 N웰 정션과 소스 정션과의 계면 농도를 효과적으로 낮춤으로써 웰 정션과 HV PMOS Tr의 소스 졍션과의 농도를 도 1에 도시된 바와 같이 2×e16ions/㎠이하의 농도로 조절할 수 있다.
특히, 상기 웰 영역(11) 형성을 위한 경사 이온주입공정 후 실시되는 어닐링 공정과 이후 공정단계들 중에 실시될 열처리 공정으로 인해 확산(diffusion)이 발생되는데, 상기 1.2MeV 이상의 에너지에서 경사 이온주입공정을 수행하게 됨으로써, 고에너지에서 수행되는 상기 웰 이온주입공정과 도펀트들의 특성을 고려할 때, Rp(protection range)가 1㎛보다 큰 지점에서는 실리콘 표면으로의 확산과 실리콘 기판으로의 확산에 동시에 기여하게 되어 경사 이온주입공정 초기의 웰 영역(11)의 프로파일이 거의 유지된다.
특히, 상기 웰 영역(11) 형성을 위한 경사 이온주입공정 후 실시되는 어닐링 공정과 이후 공정단계들 중에 실시될 열처리 공정으로 인해 확산(diffusion)이 발생되는데, 상기 1.2MeV 이상의 에너지에서 경사 이온주입공정을 수행하게 됨으로써, 고에너지에서 수행되는 상기 웰 이온주입공정과 도펀트들의 특성을 고려할 때, Rp(protection range)가 1㎛보다 큰 지점에서는 실리콘 표면으로의 확산과 실리콘 기판으로의 확산에 동시에 기여하게 되어 경사 이온주입공정 초기의 웰 영역(11)의 프로파일이 거의 유지된다.
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도 4에는 1.2MeV 이상의 에너지에서 수행된 경사 이온주입공정과 600KeV의 에너지에서 수행된 이온주입공정 각각에서 SIMS 프로파일을 비교한 그래프로서, 웰 영역의 프로파일 농도를 도시하고 있다.
상기 트랜지스터의 문턱전압 제어방법에 있어서, 상기 도 4의 SIMS 프로파일에서 본 바와 같이 표면에서 만나는 P 이온의 도핑 레벨을 2×e16ions/㎠이하로 제어하게 되면 추가적인 보론(B) 문턱전압 이온주입없이 실리콘 기판 자체의 보론 농도(2 to 3×e15ions/㎠)를 이용하여 네가티브 문턱전압 콘트롤을 할 수 있는 장점이 있어 문턱전압 변화를 0.02V 이내로 할 수 있게 되고, 프로그래밍시 전압 바이어스 변화를 150mV 이하로 할 수 있는 것을 더욱 가능하게 한다.
도 3을 참조하면, 상기 웰 영역(11)이 형성된 반도체 기판(10) 상에 게이트 절연막(16), 플로팅 게이트용 제1 폴리실리콘막(18), 유전체막(20), 컨트롤 게이트용 제2 폴리실리콘막(22) 및 금속실리사이드막(24)을 순차적으로 형성한다.
도 3을 참조하면, 상기 웰 영역(11)이 형성된 반도체 기판(10) 상에 게이트 절연막(16), 플로팅 게이트용 제1 폴리실리콘막(18), 유전체막(20), 컨트롤 게이트용 제2 폴리실리콘막(22) 및 금속실리사이드막(24)을 순차적으로 형성한다.
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상기 게이트 절연막(16)은 250~ 300℃ 정도의 온도 범위내에서 습식산화를 진행한다.
상기 제2 폴리실리콘막(18) 상에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정으로 상기 제2 폴리실리콘막(22), 유전체막(20) 및 제1 폴리실리콘막(18)을 순차적으로 식각한다.
이후, 식각된 금속실리사이드막(24), 제2 폴리실리콘막(22), 유전체막(20) 및 제1 폴리실리콘막(18)을 이온주입용 마스크로 하여 이온주입공정을 수행하여 소스/드레인 영역(26)을 형성한다. 상기 소스/드레인 영역(26)은 5~ 25KeV의 에너지, 이불화붕소 또는 붕소의 도즈량을 1×e14ions/㎠~ 3×e15ions/㎠로 하고, 0°의 틸트를 갖는 이온주입공정을 통해 형성한다.
이후, 식각된 금속실리사이드막(24), 제2 폴리실리콘막(22), 유전체막(20) 및 제1 폴리실리콘막(18)을 이온주입용 마스크로 하여 이온주입공정을 수행하여 소스/드레인 영역(26)을 형성한다. 상기 소스/드레인 영역(26)은 5~ 25KeV의 에너지, 이불화붕소 또는 붕소의 도즈량을 1×e14ions/㎠~ 3×e15ions/㎠로 하고, 0°의 틸트를 갖는 이온주입공정을 통해 형성한다.
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종래 기술에서의 300~ 600keV의 에너지를 갖고 1×e12ions/㎠~ 2×e13ions/㎠이하의 도즈량을 가진 이온주입공정을 통해 3중 웰 영역를 형성함으로써 브레이크다운 전압이 25V보다 크도록 하는 조건을 만족할 만한 고전압 특성을 유지할 수 없게 되는 문제점을, 본 발명에서는 1.2MeV 이상의 고에너지에서 경사 이온주입공정을 통해 P타입의 반도체 기판(10) 내부 깊숙히 N월 영역(11)을 형성한 후 소스/드레인 영역을 형성하는 3중 웰 영역을 통한 HV PMOS Tr을 통해 해결할 수 있게 된다.
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본 발명에 의하면, 1.2MeV 이상의 에너지에서 경사 이온주입공정으로 웰 영역을 형성함으로써, 낸드 플래쉬 메모리소자의 MLC 설계에 있어 HV PMOS Tr을 적용하기에는 브레이크다운 전압이 25V보다 크도록 하는 조건이 만족되도록 하여 고전압 특성이 유지될 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1.2MeV 이상의 에너지에서 경사 이온주입공정으로 웰 영역을 형성함으로써, 낸드 플래쉬 메모리소자의 MLC 설계에 있어 HV PMOS Tr을 적용하기에는 브레이크다운 전압이 25V보다 크도록 하는 조건이 만족되도록 하여 고전압 특성이 유지될 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (5)
- 반도체 기판에 1.2MeV~ 3MeV의 에너지로 채널링 방지를 위해 경사 이온주입공정을 실시하여 웰 영역을 형성하는 단계;상기 웰 영역이 형성된 반도체 기판에 어닐링 공정을 실시하여 상기 주입된 이온들을 확산시키는 단계; 및상기 반도체 기판 상부에 게이트 절연막, 제1 폴리실리콘막, 유전체막 및 제2 폴리실리콘막을 형성하고, 상기 웰 영역 상부의 상기 반도체 기판 내부에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 경사 이온주입공정은 2×e12ions/㎠~ 1×e14ions/㎠의 P 이온 또는 As 이온을 주입하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 어닐링 공정은 적어도 1000℃의 온도에서 수행하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 소스/드레인 영역은 5~ 25KeV의 에너지에서 이불화붕소 또는 붕소의 도즈량을 1×e14ions/㎠~ 3×e15ions/㎠로 하고, 0°의 틸트를 갖는 이온주입공정으로 형성하는 반도체 소자의 제조 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990025573A (ko) * | 1997-09-12 | 1999-04-06 | 구본준 | 반도체소자의 제조방법 |
| KR20010061412A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
-
2004
- 2004-11-01 KR KR1020040087790A patent/KR100739960B1/ko not_active IP Right Cessation
Patent Citations (2)
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| KR19990025573A (ko) * | 1997-09-12 | 1999-04-06 | 구본준 | 반도체소자의 제조방법 |
| KR20010061412A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
Non-Patent Citations (2)
| Title |
|---|
| 1019930001316 |
| 1019990025573 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060038673A (ko) | 2006-05-04 |
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