KR20040008518A - 반도체 소자의 고전압 접합 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 고전압 접합 형성 방법에 관한 것으로, 더블 디퓨즈드 드레인 접합을 형성하고 더블 디퓨즈드 드레인 접합에 주입된 불순물보다 원자량이 큰 불순물을 주입하여 더블 디퓨즈드 드레인 접합을 제1 깊이까지 비정질화한 후 제1 깊이보다 낮은 제2 깊이에 불순물의 농도가 목표값이 되도록 불순물을 주입하고 열처리 공정으로 불순물들을 활성화시켜 고전압 접합 구조를 형성함으로써, 불순물의 확산을 억제하여 면저항을 감소시키고 접합 깊이를 낮춰 채널링 현상을 억제함과 동시에, 활성화를 위한 후속 열처리 공정을 고온에서 실시하는 것이 가능해짐에 따라 불순물을 충분히 활성화를 시키고 격자 결함을 제거하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 고전압 접합 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 고전압 접합 형성 방법에 관한 것으로, 특히 고전압이 인가되는 접합 구조를 형성하는 과정에서 격자 결함이 발생되는 것을 최소화하고, 브레이크다운 전압(Breakdown voltage)이 낮으면서 면저항이 낮은 접합 구조를 얕은 깊이로 형성할 수 있는 반도체 소자의 고전압 접합 형성 방법에 관한 것이다.
반도체 소자는 구동 전압에 따라 고전압 소자와 저전압 소자로 구분될 수 있다. 이 중에서, 고전압 소자로는 플래시 메모리 소자에서 고전위의 프로그램 전압이나 소거 전압을 생성하기 위한 차지 펌프 회로에 사용되는 고전압 트랜지스터가 있다. 고전압 트랜지스터와 같은 고전압 소자의 접합 구조(예를 들면, 고전압 트랜지스터의 소오스 및 드레인; 이하, '고전압 접합 구조'라 함)에는 일반 트랜지스터에 인가되는 전압보다 높은 전압(예를 들면, 15V)이 인가된다.
이러한 고전압 접합 구조는 고전압 DDD 정션(HVN Double Diffused Drain Junction)을 형성한 후 N+ 소오스/드레인 마스크를 이용한 이온 주입 공정으로 형성되며, 이렇게 형성된 N+ 접합 구조는 고전압 DDD 정션과 인접한다. 따라서, 일반적으로 NAND 소자에서 20V 이상의 고전압 정션 브레이크다운이 요구되더라도 유효 길이(Effective length; Leff)를 감소시키지 않는 관점에서 DDD 정션을 무한정 증가시킬 수는 없다.
한편, 만족할 만한 드레인 전류를 유지하기 위해서는 상대적으로 좁은 지역에 고농도의 불순물을 주입해야 하는데, 이러한 고전압 접합 구조를 형성하기 위하여 이온 주입 공정으로 단일 도펀트(Dopant)로 As만을 주입하면 과도한 As 이온에 의해 격자 결함이 발생되어 접합 구조의 누설 전류가 증가된다. As 이온 주입에 의한 격자 결함을 제거하기 위해서는 950℃ 이상의 고온에서 열공정을 실시해야 하는데, 이렇게 고온 열처리 공정을 실시하면 불순물의 확산에 의하여 고전압 접합 구조를 얕은 깊이로 형성할 수 없다. 또한, 950℃의 고온 열처리 공정에서 As 활성율(Activation rate)이 30% 정도이기 때문에 고온 접합 구조의 저항이 비정상적으로 증가하는 문제점이 발생된다.
고농도 이온 주입 공정 시 단일 도펀트로 As 대신에 P를 주입하면, 고전압 접합 구조의 면저항 낮추고 결함 발생을 최소화할 수 있다는 점에서는 유리하다. 하지만, 고온 열공정에서 P의 넓은 확산(large diffusivity) 특성과 심한 채널링(channeling) 현상으로 인하여, 고전압 접합 구조의 깊이가 증가하고 고집적 소자에서 숏 채널 이펙트 현상이 발생되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 더블 디퓨즈드 드레인 접합을 형성하고 더블 디퓨즈드 드레인 접합에 주입된 불순물보다 원자량이 큰 불순물을 주입하여 더블 디퓨즈드 드레인 접합을 제1 깊이까지 비정질화한 후 제1 깊이보다 낮은 제2 깊이에 불순물의 농도가 목표값이 되도록 불순물을 주입하고 열처리 공정으로 불순물들을 활성화시켜 고전압 접합 구조를 형성함으로써, 불순물의확산을 억제하여 면저항을 감소시키고 접합 깊이를 낮춰 채널링 현상을 억제함과 동시에, 활성화를 위한 후속 열처리 공정을 고온에서 실시하는 것이 가능해짐에 따라 불순물을 충분히 활성화를 시키고 격자 결함을 제거하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 고전압 접합 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 고전압 접합 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 본 발명의 고전압 접합에서 전압에 따른 누설 전류 특성을 나타내기 위한 특성 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판102a : 게이트 산화막
102b : 게이트102c : 하드 마스크
103 : 더블 디퓨즈드 드레인 접합104 : 이온 주입 마스크
104a : 개구부105 : 비정질층
106 : 이온 주입층107 : 고전압 접합
본 발명에 따른 반도체 소자의 고전압 접합 형성 방법은 게이트 산화막 및 게이트 전극이 적층 구조로 형성된 반도체 기판의 접합 영역에 더블 디퓨즈드 드레인 접합을 형성하는 단계와, 콘택 플러그가 형성될 영역의 더블 디퓨즈드 드레인 접합만을 노출시키는 단계와, 제1 이온 주입 공정으로 불순물을 주입하면서 더블 디퓨즈드 드레인 접합을 제1 깊이까지 비정질화하는 단계와, 제2 이온 주입 공정으로 제1 깊이보다 낮은 제2 깊이에 불순물의 농도가 목표값이 되도록 불순물을 주입하는 단계와, 더블 디퓨즈드 드레인 접합에 주입된 불순물들을 열처리 공정으로 활성화시키는 단계를 포함하는 것을 특징으로 한다.
상기에서, 게이트 산화막은 습식 산화 방식으로 형성되며, 200 내지 400Å의 두께로 형성되는 것을 특징으로 한다.
더블 디퓨즈드 드레인 접합은 50KeV 내지 120KeV의 이온 주입 에너지로 1E13 내지 1E14atoms/cm2의 P를 주입하여 형성하는 것을 특징으로 하며, P는 0 내지 22도의 각도로 주입될 수도 있는 것을 특징으로 한다.
제1 이온 주입 공정은 더블 디퓨즈드 드레인 접합에 주입된 불순물보다 원자량이 큰 불순물을 주입하는 것을 특징으로 하며, 10KeV 내지 40KeV의 이온 주입 에너지로 1E15 내지 2E15atoms/cm2의 As를 주입하는 것을 특징으로 한다. 이때, 제1 깊이는 더블 디퓨즈드 드레인 접합의 깊이와 같거나 낮은 것을 특징으로 한다.
제2 이온 주입 공정은 P를 주입하는 것을 특징으로 하며, 0.5KeV 내지 30KeV의 이온 주입 에너지로 1E13 내지 1E14atoms/cm2의 P를 주입하는 것을 특징으로 한다. P는 0 내지 22도의 각도로 주입될 수도 있는 것을 특징으로 한다.
열처리 공정은 퍼니스에서 800 내지 950℃의 온도로 실시하거나, 850 내지 950℃의 온도에서 급속 열처리로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 고전압 접합 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상부에 게이트 산화막(102a),게이트(102b) 및 하드 마스크(103c)를 적층 구조로 형성하고 패터닝한 후 이온 주입 공정으로 게이트(102b) 양 가장자리의 반도체 기판(101)에 더블 디퓨즈드 드레인 접합(Double Diffused Drain Junction; 103)을 형성한다.
상기에서, 게이트 산화막(102a)은 습식 산화 방식으로 형성하며, 접합의 브레이크다운 전압을 높은 전압(예를 들면, 40V)까지 증가시키기 위하여 200 내지 400Å의 두께로 형성한다. 이후, 더블 디퓨즈드 드레인 접합(103)은 50KeV 내지 120KeV의 이온 주입 에너지로 1E13 내지 1E14atoms/cm2의 인(Phosphorus; P)을 주입하여 형성한다. 이때, P는 0 내지 22도의 각도로 주입한다.
도 1b를 참조하면, 전체 상부에 이온 주입 마스크층(104)을 형성한 후 콘택 플러그가 형성될 영역의 더블 디퓨즈드 드레인 접합(103)이 개방되도록 노광/ 및 식각 공정으로 이온 주입 마스크층(104)에 개구부(104a)를 형성한다. 이때, 이온 주입 마스크층(104)은 포토레지스트나 절연막으로 형성할 수 있다.
도 1c를 참조하면, 개구부(104a)를 통해 이온 주입 공정으로 더블 디퓨즈드 드레인 접합(103)에 불순물을 주입하면서 더블 디퓨즈드 드레인 접합(103)을 소정 깊이까지 비정질화한다. 이때, 비정질화 특성을 향사시키기 위하여 더블 디퓨즈드 드레인 접합(103)에 주입되는 불순물로 더블 디퓨즈드 드레인 접합(103)에 주입된 불순물보다 원자량이 큰 불순물을 사용할 수 있으며, 더블 디퓨즈드 드레인 접합(103)에 P가 주입된 경우 비정질화를 위한 불순물로 비소(Arsenic; As)를 사용할 수 있다. 이로써, 더블 디퓨즈드 드레인 접합(103)에는 비소가 주입된비정질층(105)이 형성되는데, 비정질층(105)의 깊이가 더블 디퓨즈드 드레인 접합(103)의 깊이와 같거나 얕도록 비정질층(105)을 형성한다.
구체적으로 예를 들어 설명하면, 10KeV 내지 40KeV의 이온 주입 에너지로 1E15 내지 2E15atoms/cm2의 As를 주입하여 더블 디퓨즈드 드레인 접합(103)에 소정의 깊이로 비정질층(105)을 형성한다.
도 1d를 참조하면, 접합부의 불순물 농도가 목표 농도가 되도록 개구부(104a)를 통해 이온 주입 공정으로 더블 디퓨즈드 드레인 접합(103)에 이온 주입층(106)을 형성한다. 이때, 이온 주입층(106)은 불순물을 비정질층(105)보다 얕은 깊이로 주입하여 형성한다. 이때, 불순물로 P을 주입할 수 있으며, 0 내지 22도의 각도로 주입할 수 있다.
구체적으로 예를 들어 설명하면, 0.5KeV 내지 30KeV의 이온 주입 에너지로 1E13 내지 1E14atoms/cm2의 P를 주입하여 이온 주입층(106)을 형성한다.
도 1e를 참조하면, 이온 주입 마스크층(도 1d의 104)을 제거한 후 열처리를 실시하여 더블 디퓨즈드 드레인 접합(103)에 주입된 불순물(As 및 P)을 활성화한다. 이때, 퍼니스에서 800 내지 950℃의 온도로 실시하거나, 850 내지 950℃의 온도에서 급속 열처리로 실시한다. 이로써, 반도체 소자의 고전압 접합(107)이 형성된다.
이때, 열처리 공정을 고온에서 실시함으로써, 활성화를 촉진시킬 수 있으며 비정질층(도 1d의 105)을 형성하기 위한 이온 주입을 실시하는 과정에서 발생된 격자 결함이 잔류되는 것을 최대한 억제할 수 있다. 더욱이, 열처리를 실시하는 과정에서 이온 주입층(106)의 불순물들은 비정질층(105)에 의해 확산이 억제되면서 활성화되기 때문에, 고온의 열처리 공정으로도 고전압 접합(107)을 얕은 깊이로 형성할 수 있으며, 얕은 접합을 이용하여 채널링 현상이 발생되는 것을 억제할 수 있다.
이후, 도면에는 도시되어 있지 않지만, 전체 상부에 층간 절연막을 형성하고 콘택홀을 형성한 후 전도성 물질로 콘택홀을 매립하여 콘택 플러그를 형성한다. 이때, 층간 절연막은 IPO(Inter-Poly Oxide)막으로 사용되는 BPSG로 형성할 수 있다.
도 2는 본 발명의 고전압 접합에서 전압에 따른 누설 전류 특성을 나타내기 위한 특성 그래프이다.
도 2를 참조하면, 고전압 접합에 인가되는 전압이 20V 이하로 낮은 경우에 발생되는 누설 전류의 량은, 고전압 접합을 형성하는 공정 조건에 따라, 100pA 내지 1nA 정도로 아주 적다. 이후, 고전압 접합에 인가되는 전압이 약 20V보다 높아지면, 브레이크다운이 발생되면서 누설 전류의 양이 급격하게 증가하는 것을 알 수 있다. 즉, 그래프에서는 약 20V의 고전압에서 브레이크 다운이 발생되는 것을 알 수 있다. 하지만, 고전압 접합의 깊이, 면적, 불순물 농도, 열처리 조건 등과 같은 공정 조건을 조절한다면 30V 이상의 브레이크다운 전압을 얻을 수도 있다.
상술한 바와 같이, 본 발명은 더블 디퓨즈드 드레인 접합에 비정질층을 형성하고 비정질층에 불순물을 주입한 후 고온 열공정으로 불순물을 활성화함으로써 다음과 같은 효과를 얻을 수 있다.
첫째, 비정질층을 이용하여 불순물의 확산을 억제하므로, 고전압 접합의 깊이를 낮출 수 있어 채널링 현상이 발생되는 것을 방지할 수 있다.
둘째, 불순물의 확산을 억제할 수 있으므로, 고전압 접합의 면저항이 증가하는 것을 방지할 수 있다.
셋째, 활성화를 위한 열처리 공정을 고온에서 실시할 수 있으므로, 격자 결함이 잔류하는 것을 최소화할 수 있다.
넷째, 격자 결함이 잔류하는 것을 최소화하여 누설 전류가 발생되는 것을 최대한 억제할 수 있다.
다섯째, 불순물의 확산을 억제하고 면저항이 증가하는 것을 방지하므로, 브레이크다운 전압을 감소시키지 않고 고전압 접합의 면적이나 깊이를 감소시킬 수 있다.
Claims (11)
- 게이트 산화막 및 게이트 전극이 적층 구조로 형성된 반도체 기판의 접합 영역에 더블 디퓨즈드 드레인 접합을 형성하는 단계;콘택 플러그가 형성될 영역의 상기 더블 디퓨즈드 드레인 접합만을 노출시키는 단계;제1 이온 주입 공정으로 불순물을 주입하면서 상기 더블 디퓨즈드 드레인 접합을 제1 깊이까지 비정질화하는 단계;제2 이온 주입 공정으로 상기 제1 깊이보다 낮은 제2 깊이에 불순물의 농도가 목표값이 되도록 불순물을 주입하는 단계;더블 디퓨즈드 드레인 접합에 주입된 상기 불순물들을 열처리 공정으로 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 습식 산화 방식으로 형성되며, 200 내지 400Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 더블 디퓨즈드 드레인 접합은 50KeV 내지 120KeV의 이온 주입 에너지로 1E13 내지 1E14atoms/cm2의 P를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 제1 이온 주입 공정은 상기 더블 디퓨즈드 드레인 접합에 주입된 불순물보다 원자량이 큰 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제1 이온 주입 공정은 10KeV 내지 40KeV의 이온 주입 에너지로 1E15 내지 2E15atoms/cm2의 As를 주입하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 제1 깊이는 상기 더블 디퓨즈드 드레인 접합의 깊이와 같거나 낮은 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 제2 이온 주입 공정은 P를 주입하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 제2 이온 주입 공정은 0.5KeV 내지 30KeV의 이온 주입 에너지로 1E13 내지 1E14atoms/cm2의 P를 주입하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 3 항 또는 제 8 항에 있어서,상기 P는 0 내지 22도의 각도로 주입되는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 열처리 공정은 퍼니스에서 800 내지 950℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
- 제 1 항에 있어서,상기 열처리 공정은 850 내지 950℃의 온도에서 급속 열처리로 실시하는 것을 특징으로 하는 반도체 소자의 고전압 접합 형성 방법.
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|---|---|---|---|---|
| KR100799020B1 (ko) * | 2006-06-30 | 2008-01-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| KR20080016197A (ko) * | 2006-08-18 | 2008-02-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 형성방법 |
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|---|---|---|---|---|
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| US7888734B2 (en) * | 2008-12-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-voltage MOS devices having gates extending into recesses of substrates |
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|---|---|---|---|---|
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| JP3871376B2 (ja) * | 1996-07-08 | 2007-01-24 | 松下電器産業株式会社 | Ｍｉｓ半導体装置の製造方法 |
| TW400641B (en) * | 1997-03-13 | 2000-08-01 | United Microelectronics Corp | The manufacture method of flash memory unit |
| US6187619B1 (en) * | 1998-02-17 | 2001-02-13 | Shye-Lin Wu | Method to fabricate short-channel MOSFETs with an improvement in ESD resistance |
| US5920774A (en) * | 1998-02-17 | 1999-07-06 | Texas Instruments - Acer Incorporate | Method to fabricate short-channel MOSFETS with an improvement in ESD resistance |
| JP2000260728A (ja) * | 1999-03-08 | 2000-09-22 | Nec Corp | 半導体装置の製造方法 |
| US6277695B1 (en) * | 1999-04-16 | 2001-08-21 | Siliconix Incorporated | Method of forming vertical planar DMOSFET with self-aligned contact |
| US6319798B1 (en) * | 1999-09-23 | 2001-11-20 | Advanced Micro Devices, Inc. | Method for reducing lateral dopant gradient in source/drain extension of MOSFET |
| US6548363B1 (en) * | 2000-04-11 | 2003-04-15 | Taiwan Semiconductor Manufacturing Company | Method to reduce the gate induced drain leakage current in CMOS devices |
| US6825543B2 (en) * | 2000-12-28 | 2004-11-30 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and liquid jet apparatus |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799020B1 (ko) * | 2006-06-30 | 2008-01-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| KR20080016197A (ko) * | 2006-08-18 | 2008-02-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 형성방법 |
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