JP2000260728A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000260728A JP2000260728A JP11060428A JP6042899A JP2000260728A JP 2000260728 A JP2000260728 A JP 2000260728A JP 11060428 A JP11060428 A JP 11060428A JP 6042899 A JP6042899 A JP 6042899A JP 2000260728 A JP2000260728 A JP 2000260728A
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Abstract
(57)【要約】
【課題】 低温プロセスで浅いソース／ドレイン拡散層
を形成でき、低抵抗な素子を得ることができる半導体装
置の製造方法を提供することにある。 【解決手段】 基板表面の結晶状態を乱した後、ソース
／ドレイン拡散層のための不純物を結晶状態が乱された
層と同等もしくはそれ以上の深さまでイオン注入する。
不純物を活性化させるためのアニール処理の条件を低温
（５００℃〜６５０℃）にすることによって、結晶状態
が乱された領域内の不純物は活性化するが、それより深
い位置にある不純物は活性化しない。即ち、結晶状態が
乱された領域の深さでソース／ドレイン拡散層の接合の
深さを制御することができ、容易に浅い接合が得られ
る。
を形成でき、低抵抗な素子を得ることができる半導体装
置の製造方法を提供することにある。 【解決手段】 基板表面の結晶状態を乱した後、ソース
／ドレイン拡散層のための不純物を結晶状態が乱された
層と同等もしくはそれ以上の深さまでイオン注入する。
不純物を活性化させるためのアニール処理の条件を低温
（５００℃〜６５０℃）にすることによって、結晶状態
が乱された領域内の不純物は活性化するが、それより深
い位置にある不純物は活性化しない。即ち、結晶状態が
乱された領域の深さでソース／ドレイン拡散層の接合の
深さを制御することができ、容易に浅い接合が得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ソース／ドレイン拡散層を浅く形成す
ることができ、且つ、低抵抗な素子を得ることができる
絶縁ゲート（ＭＩＳ）電界効果半導体装置に好適な半導
体装置の製造方法に関する。
法に関し、特に、ソース／ドレイン拡散層を浅く形成す
ることができ、且つ、低抵抗な素子を得ることができる
絶縁ゲート（ＭＩＳ）電界効果半導体装置に好適な半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＩＳ型ＦＥＴの微細化が進みゲート長
が０．２μm以下になると、短チャネル効果によりしき
い値電圧の低下、オフ特性の劣化等が現れ、電気特性が
低下するため短チャネル効果を抑制する必要がある。図
３（ａ）〜（ｃ）は、一般的なＭＩＳ型ＦＥＴの製造方
法の主要段階における状態を示す断面図である。
が０．２μm以下になると、短チャネル効果によりしき
い値電圧の低下、オフ特性の劣化等が現れ、電気特性が
低下するため短チャネル効果を抑制する必要がある。図
３（ａ）〜（ｃ）は、一般的なＭＩＳ型ＦＥＴの製造方
法の主要段階における状態を示す断面図である。
【０００３】図３において、３１はＳｉ等からなる基
板、３２はＳｉＯ2等からなるゲート絶縁膜、３３はポ
リＳｉ等からなるゲート電極、３４は不純物注入層、３
５はソース／ドレイン拡散層である。次に、その製造方
法について説明する。まず、図３（ａ）に示すように、
例えば、熱酸化により基板３１を酸化してシリコン酸化
膜を形成し、例えば、ＣＶＤ法によりシリコン酸化膜上
にポリシリコンを堆積してポリシリコン膜を形成した
後、エッチングによりポリシリコン膜及びシリコン絶縁
膜を選択的にエッチングしてゲート電極３３及びゲート
絶縁膜３２を形成すると共に、基板３１を露出させる。
板、３２はＳｉＯ2等からなるゲート絶縁膜、３３はポ
リＳｉ等からなるゲート電極、３４は不純物注入層、３
５はソース／ドレイン拡散層である。次に、その製造方
法について説明する。まず、図３（ａ）に示すように、
例えば、熱酸化により基板３１を酸化してシリコン酸化
膜を形成し、例えば、ＣＶＤ法によりシリコン酸化膜上
にポリシリコンを堆積してポリシリコン膜を形成した
後、エッチングによりポリシリコン膜及びシリコン絶縁
膜を選択的にエッチングしてゲート電極３３及びゲート
絶縁膜３２を形成すると共に、基板３１を露出させる。
【０００４】次に、図３（ｂ）に示すように、ゲート電
極３３をマスクとして不純物をイオン注入して不純物注
入層３４を形成する。不純物として、ｎＭＯＳではＡ
ｓ、Ｐ、Ｓｂ、ｐＭＯＳではＢ、Ｉｎを用いる。次に、
図３（ｃ）に示すように、アニール処理（通常８００℃
〜９５０℃で１０分〜数時間、叉は、９５０℃〜１０５
０℃で１０秒程度）により不純物注入層３４の不純物の
活性化（不純物が結晶格子位置に納まり、所定の電気的
性質を発現するようにすること）を行って、ｎＭＯＳで
はｎ型、ｐＭＯＳではｐ型のソース／ドレイン拡散層３
５を形成する。
極３３をマスクとして不純物をイオン注入して不純物注
入層３４を形成する。不純物として、ｎＭＯＳではＡ
ｓ、Ｐ、Ｓｂ、ｐＭＯＳではＢ、Ｉｎを用いる。次に、
図３（ｃ）に示すように、アニール処理（通常８００℃
〜９５０℃で１０分〜数時間、叉は、９５０℃〜１０５
０℃で１０秒程度）により不純物注入層３４の不純物の
活性化（不純物が結晶格子位置に納まり、所定の電気的
性質を発現するようにすること）を行って、ｎＭＯＳで
はｎ型、ｐＭＯＳではｐ型のソース／ドレイン拡散層３
５を形成する。
【０００５】そして、ゲート電極３３を覆うようにＢＰ
ＳＧ等からなる層間絶縁膜を形成し、層間絶縁膜にコン
タクトホールを形成した後、コンタクトホールを介して
ゲート電極３３、ソース／ドレイン拡散層３５とコンタ
クトを取れるようにＡｌ等からなる配線層を形成するこ
とにより、半導体装置を得ることができる。上記に示し
たＭＩＳ型ＦＥＴにおいては、微細化に伴い短チャネル
効果（微細化によりＦＥＴが十分オフにならなくなる現
象）による特性の劣化が発生する。この短チャネル効果
の抑制には、ソース／ドレイン拡散層３５の接合を浅く
形成することが非常に有効である。
ＳＧ等からなる層間絶縁膜を形成し、層間絶縁膜にコン
タクトホールを形成した後、コンタクトホールを介して
ゲート電極３３、ソース／ドレイン拡散層３５とコンタ
クトを取れるようにＡｌ等からなる配線層を形成するこ
とにより、半導体装置を得ることができる。上記に示し
たＭＩＳ型ＦＥＴにおいては、微細化に伴い短チャネル
効果（微細化によりＦＥＴが十分オフにならなくなる現
象）による特性の劣化が発生する。この短チャネル効果
の抑制には、ソース／ドレイン拡散層３５の接合を浅く
形成することが非常に有効である。
【０００６】ソース／ドレイン拡散層３５の接合を浅く
するための方法として、不純物のイオン注入エネルギー
を下げて、不純物の基板への侵入深さを浅くする方法が
従来用いられてきた。さらに、不純物を活性化させるた
めのアニール処理によって不純物が拡散するのを抑制す
るために、比較的低温、長時間のアニール（８００℃〜
９５０℃、１０分〜数時間）に代わって、高温短時間ア
ニール（１０００℃、１０秒程度）を用いる方法が行わ
れている。これは、アニール温度が高いほど、不純物の
拡散の原因となる結晶欠陥が早く消滅する効果を利用し
て拡散を抑えようとするものである。
するための方法として、不純物のイオン注入エネルギー
を下げて、不純物の基板への侵入深さを浅くする方法が
従来用いられてきた。さらに、不純物を活性化させるた
めのアニール処理によって不純物が拡散するのを抑制す
るために、比較的低温、長時間のアニール（８００℃〜
９５０℃、１０分〜数時間）に代わって、高温短時間ア
ニール（１０００℃、１０秒程度）を用いる方法が行わ
れている。これは、アニール温度が高いほど、不純物の
拡散の原因となる結晶欠陥が早く消滅する効果を利用し
て拡散を抑えようとするものである。
【０００７】不純物の基板への侵入深さを浅くするため
に、イオン注入の注入エネルギーを下げると、イオン源
から不純物となるイオンを引き出す効率が落ちビーム電
流が低下する。これは、イオン注入エネルギーを下げる
ほどイオン注入に要する時間が長くなることを意味して
おり、量産化において問題となる。さらに、高温短時間
アニールを用いた場合でも不純物の拡散を完全に抑制す
ることができない（例えば、１×１０18ｃｍ-3の濃度に
なる深さは０．０６μｍから、１０００℃、１０秒を行
うことによって０．１μｍになる）ことに加え、アニー
ルの温度制御を高精度に行う必要があるため、アニール
装置も高価になるという問題がある。
に、イオン注入の注入エネルギーを下げると、イオン源
から不純物となるイオンを引き出す効率が落ちビーム電
流が低下する。これは、イオン注入エネルギーを下げる
ほどイオン注入に要する時間が長くなることを意味して
おり、量産化において問題となる。さらに、高温短時間
アニールを用いた場合でも不純物の拡散を完全に抑制す
ることができない（例えば、１×１０18ｃｍ-3の濃度に
なる深さは０．０６μｍから、１０００℃、１０秒を行
うことによって０．１μｍになる）ことに加え、アニー
ルの温度制御を高精度に行う必要があるため、アニール
装置も高価になるという問題がある。
【０００８】ｐＭＯＳのソース／ドレイン拡散層の不純
物には、Ｂが最も広く用いられている。これは、ＢがＩ
ｎに比べて活性化率が高く、ソース／ドレイン拡散層の
抵抗値を下げることができるからである。しかし、Ｂは
質量が軽いためイオン注入によって容易に基板深くまで
侵入する。さらに、Ｂは熱拡散し易い（１０００℃での
拡散係数は２×１０-14 ｃｍ2 ／ｓ、Ａｓは１２×１０
-15 ｃｍ2 ／ｓ）性質を持つ。このため、ソース／ドレ
イン拡散層の接合を浅くすることは、ｐＭＯＳにおいて
特に困難であった。
物には、Ｂが最も広く用いられている。これは、ＢがＩ
ｎに比べて活性化率が高く、ソース／ドレイン拡散層の
抵抗値を下げることができるからである。しかし、Ｂは
質量が軽いためイオン注入によって容易に基板深くまで
侵入する。さらに、Ｂは熱拡散し易い（１０００℃での
拡散係数は２×１０-14 ｃｍ2 ／ｓ、Ａｓは１２×１０
-15 ｃｍ2 ／ｓ）性質を持つ。このため、ソース／ドレ
イン拡散層の接合を浅くすることは、ｐＭＯＳにおいて
特に困難であった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した点に鑑みてなされたものであり、その目的とすると
ころは、特に、ゲート長０．２μｍ以下の微細なＭＩＳ
ＦＥＴで、短チャネル効果を抑制することができる浅い
接合（６００Å以下）を実現した新規な半導体装置の製
造方法を提供するものである。
した点に鑑みてなされたものであり、その目的とすると
ころは、特に、ゲート長０．２μｍ以下の微細なＭＩＳ
ＦＥＴで、短チャネル効果を抑制することができる浅い
接合（６００Å以下）を実現した新規な半導体装置の製
造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第１態様は、半導体層にイオンを
注入することで、前記半導体層の表面から浅い領域の結
晶状態を乱す工程と、前記半導体層に不純物イオンをイ
オン注入する工程と、前記イオン注入した不純物を低温
アニール処理で活性化させる工程とを含むことを特徴と
するものであり、叉、第２態様は、半導体層に不純物イ
オンをイオン注入すると共に、注入したイオンで前記半
導体層の表面から浅い領域の結晶状態を乱す工程と、前
記イオン注入した不純物を低温アニール処理で活性化さ
せる工程とを含むことを特徴とするものであり、叉、第
３態様は、前記結晶状態が乱された領域内の不純物のみ
が活性化するように低温でアニールすることを特徴とす
るものであり、叉、第４態様は、前記低温アニール処理
では、不純物の拡散が起こらないことを特徴とするもの
であり、叉、第５態様は、前記結晶状態の乱された領域
の深さが、不純物イオンの打ち込まれた深さ（飛程距
離）より浅いか同等であることを特徴とするものであ
り、叉、第６態様は、前記不純物イオンとしてホウ素
（Ｂ）イオンを用いることを特徴とするものであり、
叉、第７態様は、前記結晶状態の乱された領域を形成す
るためのイオン注入のイオン種として、ゲルマニウム
（Ｇｅ）を用いることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第１態様は、半導体層にイオンを
注入することで、前記半導体層の表面から浅い領域の結
晶状態を乱す工程と、前記半導体層に不純物イオンをイ
オン注入する工程と、前記イオン注入した不純物を低温
アニール処理で活性化させる工程とを含むことを特徴と
するものであり、叉、第２態様は、半導体層に不純物イ
オンをイオン注入すると共に、注入したイオンで前記半
導体層の表面から浅い領域の結晶状態を乱す工程と、前
記イオン注入した不純物を低温アニール処理で活性化さ
せる工程とを含むことを特徴とするものであり、叉、第
３態様は、前記結晶状態が乱された領域内の不純物のみ
が活性化するように低温でアニールすることを特徴とす
るものであり、叉、第４態様は、前記低温アニール処理
では、不純物の拡散が起こらないことを特徴とするもの
であり、叉、第５態様は、前記結晶状態の乱された領域
の深さが、不純物イオンの打ち込まれた深さ（飛程距
離）より浅いか同等であることを特徴とするものであ
り、叉、第６態様は、前記不純物イオンとしてホウ素
（Ｂ）イオンを用いることを特徴とするものであり、
叉、第７態様は、前記結晶状態の乱された領域を形成す
るためのイオン注入のイオン種として、ゲルマニウム
（Ｇｅ）を用いることを特徴とするものである。
【００１１】
【発明の実施の形態】次に、本発明に係わる半導体装置
の製造方法の実施の形態について説明する。イオン注入
によって、半導体層に注入された不純物の拡散は、アニ
ール温度を従来より大きく下げればほぼ完全に抑えるこ
とができる。図２は、シリコン基板中にイオン注入され
たＢのアニール条件の違いによる拡散の違いをＳＩＭＳ
（２次イオン質量分析法）測定によって調べた結果であ
る。図２で見られるように、通常の高温短時間アニール
（１０００℃、１０秒）ではアニール処理前に比べて深
いところまでＢが拡散しおり、ｐｎ接合の深さは約０．
１μｍであるが、６５０℃以下のアニール処理ではＢが
ほとんど拡散せず、アニール処理前の分布をほぼ保つ
（接合深さ０．０６μｍ）。しかし、６５０℃以下のア
ニール処理ではＢはほとんど活性化しないため、このま
まではソース／ドレイン拡散層を低抵抗化することはで
きない。なお、図中には示していないが、本発明の一態
様であるＧｅイオン注入を行って結晶状態を乱した後に
Ｂ＋をイオン注入した場合も、６５０℃以下のアニール
処理後でもＢの分布は上記の場合と同様にほとんど拡散
せず、アニール前とほぼ同じ分布を保つ。
の製造方法の実施の形態について説明する。イオン注入
によって、半導体層に注入された不純物の拡散は、アニ
ール温度を従来より大きく下げればほぼ完全に抑えるこ
とができる。図２は、シリコン基板中にイオン注入され
たＢのアニール条件の違いによる拡散の違いをＳＩＭＳ
（２次イオン質量分析法）測定によって調べた結果であ
る。図２で見られるように、通常の高温短時間アニール
（１０００℃、１０秒）ではアニール処理前に比べて深
いところまでＢが拡散しおり、ｐｎ接合の深さは約０．
１μｍであるが、６５０℃以下のアニール処理ではＢが
ほとんど拡散せず、アニール処理前の分布をほぼ保つ
（接合深さ０．０６μｍ）。しかし、６５０℃以下のア
ニール処理ではＢはほとんど活性化しないため、このま
まではソース／ドレイン拡散層を低抵抗化することはで
きない。なお、図中には示していないが、本発明の一態
様であるＧｅイオン注入を行って結晶状態を乱した後に
Ｂ＋をイオン注入した場合も、６５０℃以下のアニール
処理後でもＢの分布は上記の場合と同様にほとんど拡散
せず、アニール前とほぼ同じ分布を保つ。
【００１２】結晶化した下地シリコン層の上に結晶状態
が乱されたシリコン層（アモルファス層でも良い）が存
在する場合、低温（５００℃以上）でアニール処理を行
うことによって、結晶状態が乱されたシリコン層の結晶
状態が回復する。これは、結晶状態が乱されたシリコン
層が下地シリコン層を種とすることで低温でも容易に再
結晶化するからである。
が乱されたシリコン層（アモルファス層でも良い）が存
在する場合、低温（５００℃以上）でアニール処理を行
うことによって、結晶状態が乱されたシリコン層の結晶
状態が回復する。これは、結晶状態が乱されたシリコン
層が下地シリコン層を種とすることで低温でも容易に再
結晶化するからである。
【００１３】結晶が乱されたシリコン層に不純物を導入
しておけば、低温での再結晶化の過程で不純物も結晶格
子位置に取り込まれ活性化する。図４に示した表は、シ
リコン基板表面をＧｅ+のイオン注入によってアモルフ
ァス化させた場合とアモルファス化させない場合で、Ｂ
+のイオン注入を行い、低温（５５０℃）アニール処理
後のシート抵抗値を測定した結果である。然した図表か
らも分かるように、アモルファス化させた場合のシート
抵抗値は、アモルファス化させていない場合に比べ非常
に低く、アモルファス化させることによって、通常では
活性化ができない低温でＢを十分活性化させることがで
きる。
しておけば、低温での再結晶化の過程で不純物も結晶格
子位置に取り込まれ活性化する。図４に示した表は、シ
リコン基板表面をＧｅ+のイオン注入によってアモルフ
ァス化させた場合とアモルファス化させない場合で、Ｂ
+のイオン注入を行い、低温（５５０℃）アニール処理
後のシート抵抗値を測定した結果である。然した図表か
らも分かるように、アモルファス化させた場合のシート
抵抗値は、アモルファス化させていない場合に比べ非常
に低く、アモルファス化させることによって、通常では
活性化ができない低温でＢを十分活性化させることがで
きる。
【００１４】本発明による半導体装置の製造方法は、上
記の物理現象を応用して、半導体層にＧｅ+ 等をイオン
注入して、半導体層の表面の結晶状態を乱す工程と、結
晶状態が乱されたこの半導体層にＢなど所望の不純物を
イオン注入する工程と、シリコンの再結晶化は起こるが
不純物の拡散は起こらない範囲の温度で熱処理する工程
と、を含む製造方法である。
記の物理現象を応用して、半導体層にＧｅ+ 等をイオン
注入して、半導体層の表面の結晶状態を乱す工程と、結
晶状態が乱されたこの半導体層にＢなど所望の不純物を
イオン注入する工程と、シリコンの再結晶化は起こるが
不純物の拡散は起こらない範囲の温度で熱処理する工程
と、を含む製造方法である。
【００１５】本発明においては、半導体層にイオン注入
して半導体層の結晶状態を乱しさえすればよいが、例え
ば、アモルファス状態まで結晶状態を乱しても良い。本
発明では、不純物を活性化させるためのアニール処理条
件として、通常より十分低い５００℃〜６５０℃を用い
るため、不純物の熱拡散が起こらない。さらに、不純物
の活性化は主として結晶状態が乱された領域内でのみ発
生する。このため、不純物がイオン注入により基板深く
まで侵入していても、電気的ソース／ドレイン深さは結
晶状態が乱された領域の厚さで決まるため、不純物イオ
ンの侵入深さより浅くできる。さらに、結晶状態を乱す
ためのイオン注入は、Ｇｅ+ 等の重いイオンを用いて行
うことができるため、結晶状態が乱された領域、従って
ソース／ドレイン深さを容易に浅くすることができる。
以上より十分に活性化した（低抵抗な）浅い接合を得る
ことができる。
して半導体層の結晶状態を乱しさえすればよいが、例え
ば、アモルファス状態まで結晶状態を乱しても良い。本
発明では、不純物を活性化させるためのアニール処理条
件として、通常より十分低い５００℃〜６５０℃を用い
るため、不純物の熱拡散が起こらない。さらに、不純物
の活性化は主として結晶状態が乱された領域内でのみ発
生する。このため、不純物がイオン注入により基板深く
まで侵入していても、電気的ソース／ドレイン深さは結
晶状態が乱された領域の厚さで決まるため、不純物イオ
ンの侵入深さより浅くできる。さらに、結晶状態を乱す
ためのイオン注入は、Ｇｅ+ 等の重いイオンを用いて行
うことができるため、結晶状態が乱された領域、従って
ソース／ドレイン深さを容易に浅くすることができる。
以上より十分に活性化した（低抵抗な）浅い接合を得る
ことができる。
【００１６】
【実施例】本発明の上記および他の目的、特徴および利
点を明確にすべく、添付した図面を参照しながら、本発
明の具体例を以下に詳述する。図１は、本発明に係わる
半導体装置の製造方法の一例を説明する図である。以
下、本発明の効果が最も大きいゲート長０．２μｍ以下
のｐＭＯＳの場合を例にして説明する。
点を明確にすべく、添付した図面を参照しながら、本発
明の具体例を以下に詳述する。図１は、本発明に係わる
半導体装置の製造方法の一例を説明する図である。以
下、本発明の効果が最も大きいゲート長０．２μｍ以下
のｐＭＯＳの場合を例にして説明する。
【００１７】図１において、１はＳｉ等からなるｎ型基
板、２はＳｉＯ2 等からなるゲート絶縁膜、３はポリシ
リコン等からなるゲート電極、４は結晶状態が乱された
層、５は不純物注入層、６はソース／ドレイン拡散層で
ある。次に、その製造方法について説明する。まず、図
１（ａ）に示すように、熱酸化により基板１を酸化して
膜厚が３０Åのシリコン酸化膜を形成し、ＣＶＤ法によ
りシリコン酸化膜上にポリシリコンを堆積して膜厚が１
５００Åのポリシリコン膜を形成した後、ドライエッチ
ングによりポリシリコン膜およびシリコン酸化膜を選択
的にエッチングして、ゲート電極３およびゲート酸化膜
２を形成すると共に、基板１を露出させる。
板、２はＳｉＯ2 等からなるゲート絶縁膜、３はポリシ
リコン等からなるゲート電極、４は結晶状態が乱された
層、５は不純物注入層、６はソース／ドレイン拡散層で
ある。次に、その製造方法について説明する。まず、図
１（ａ）に示すように、熱酸化により基板１を酸化して
膜厚が３０Åのシリコン酸化膜を形成し、ＣＶＤ法によ
りシリコン酸化膜上にポリシリコンを堆積して膜厚が１
５００Åのポリシリコン膜を形成した後、ドライエッチ
ングによりポリシリコン膜およびシリコン酸化膜を選択
的にエッチングして、ゲート電極３およびゲート酸化膜
２を形成すると共に、基板１を露出させる。
【００１８】次に、図１（ｂ）に示すように、ゲート電
極３をマスクとして、例えばＧｅ+を１０〜３０ｋｅＶ
程度、２×１０14ｃｍ-2の条件で、基板１にイオン注入
して表面の結晶状態を乱す。上記条件では表面に２００
〜６００Å程度の結晶状態が乱された層４が形成され
る。次に、図１（ｃ）に示すように、ゲート電極３をマ
スクとして不純物であるＢ + を１〜５ｋｅＶ程度（ＢＦ
２+ を用いた場合は３〜３０ｋｅＶ程度）、２×１０14
ｃｍ-2の条件で基板１に注入して、厚さが２００〜１０
００Å程度の不純物注入層５を形成する。結晶状態の乱
された層４の深さが、不純物イオンの打ち込まれた深さ
（飛程距離）より浅いか同等であることが浅い接合の実
現にとって望ましい。
極３をマスクとして、例えばＧｅ+を１０〜３０ｋｅＶ
程度、２×１０14ｃｍ-2の条件で、基板１にイオン注入
して表面の結晶状態を乱す。上記条件では表面に２００
〜６００Å程度の結晶状態が乱された層４が形成され
る。次に、図１（ｃ）に示すように、ゲート電極３をマ
スクとして不純物であるＢ + を１〜５ｋｅＶ程度（ＢＦ
２+ を用いた場合は３〜３０ｋｅＶ程度）、２×１０14
ｃｍ-2の条件で基板１に注入して、厚さが２００〜１０
００Å程度の不純物注入層５を形成する。結晶状態の乱
された層４の深さが、不純物イオンの打ち込まれた深さ
（飛程距離）より浅いか同等であることが浅い接合の実
現にとって望ましい。
【００１９】次に、図１（ｄ）に示すように、５００℃
〜６５０℃（例えば５５０℃、８時間）の低温アニール
処理をして結晶状態が乱された層４内の不純物の活性化
を行ってソース／ドレイン拡散層６を形成する。なお、
上記した熱処理の温度は、シリコンの再結晶化は起こる
が、不純物の拡散は起こらない範囲の温度である。
〜６５０℃（例えば５５０℃、８時間）の低温アニール
処理をして結晶状態が乱された層４内の不純物の活性化
を行ってソース／ドレイン拡散層６を形成する。なお、
上記した熱処理の温度は、シリコンの再結晶化は起こる
が、不純物の拡散は起こらない範囲の温度である。
【００２０】そして、ゲート電極３を覆うようにＢＰＳ
Ｇ等からなる層間絶縁膜を形成し、層間絶縁膜にコンタ
クトホールを形成した後、コンタクトホールを介してゲ
ート電極３、ソース／ドレイン拡散層６とコンタクトを
取れるようにＡｌ等からなる配線層を形成することによ
り、半導体装置を得ることができる。即ち、上記具体例
では、まず基板１にイオン注入して基板１の結晶状態を
乱して結晶状態が乱された層４を形成した後、不純物を
イオン注入して結晶状態が乱された層４と同等もしくは
それより深い不純物注入層５を形成し、次いで低温アニ
ールによって結晶状態が乱された層４内の不純物のみを
活性化させてソース／ドレイン拡散層６を形成してい
る。このため、不純物の拡散がほとんど起こらない。更
に、結晶状態が乱された層４が不純物の侵入深さより浅
ければ電気的なソース／ドレインの接合の深さは結晶状
態が乱された層４の深さによって決まるので、結晶状態
が乱された層４の深さをごく浅くすることによって、容
易に浅い接合が得られる。
Ｇ等からなる層間絶縁膜を形成し、層間絶縁膜にコンタ
クトホールを形成した後、コンタクトホールを介してゲ
ート電極３、ソース／ドレイン拡散層６とコンタクトを
取れるようにＡｌ等からなる配線層を形成することによ
り、半導体装置を得ることができる。即ち、上記具体例
では、まず基板１にイオン注入して基板１の結晶状態を
乱して結晶状態が乱された層４を形成した後、不純物を
イオン注入して結晶状態が乱された層４と同等もしくは
それより深い不純物注入層５を形成し、次いで低温アニ
ールによって結晶状態が乱された層４内の不純物のみを
活性化させてソース／ドレイン拡散層６を形成してい
る。このため、不純物の拡散がほとんど起こらない。更
に、結晶状態が乱された層４が不純物の侵入深さより浅
ければ電気的なソース／ドレインの接合の深さは結晶状
態が乱された層４の深さによって決まるので、結晶状態
が乱された層４の深さをごく浅くすることによって、容
易に浅い接合が得られる。
【００２１】以上、本発明をｐＭＯＳに適用する場合に
基づき説明したが、本発明はこれらの具体例に限定され
るものではない。上記例では、ソース／ドレイン拡散層
の不純物としてＢを用いたが、Ｉｎ等他のｐ型不純物を
用いても良い。叉、基板表面の結晶状態を乱すためのイ
オン注入のイオンとしてＧｅ+ を用いたが、Ｓｉ+ 等他
の中性不純物を用いても良い。叉、Ａｓ+ やＳｂ+ 等の
ｎ型不純物を用いても良く、この場合はｐ型不純物濃度
がｎ型不純物濃度を上回るようにしてｐ型ソース／ドレ
インを形成すればよい。
基づき説明したが、本発明はこれらの具体例に限定され
るものではない。上記例では、ソース／ドレイン拡散層
の不純物としてＢを用いたが、Ｉｎ等他のｐ型不純物を
用いても良い。叉、基板表面の結晶状態を乱すためのイ
オン注入のイオンとしてＧｅ+ を用いたが、Ｓｉ+ 等他
の中性不純物を用いても良い。叉、Ａｓ+ やＳｂ+ 等の
ｎ型不純物を用いても良く、この場合はｐ型不純物濃度
がｎ型不純物濃度を上回るようにしてｐ型ソース／ドレ
インを形成すればよい。
【００２２】また、ｎ型基板をｐ型基板にし、注入する
ｐ型不純物イオンをＰ、Ａｓ、Ｓｂ等のｎ型不純物イオ
ンにすることにより、ｎＭＯＳにも適用可能である。ｎ
ＭＯＳの場合の結晶状態を乱すためのイオン注入のイオ
ンとしては中性不純物のＧｅ + 、Ｓｉ+ の他、Ｉｎ+ 等
ｐ型不純物を用いても良く、この場合はｎ型不純物濃度
がｐ型不純物濃度を上回るようにしてｎ型ソース／ドレ
インを形成すればよい。
ｐ型不純物イオンをＰ、Ａｓ、Ｓｂ等のｎ型不純物イオ
ンにすることにより、ｎＭＯＳにも適用可能である。ｎ
ＭＯＳの場合の結晶状態を乱すためのイオン注入のイオ
ンとしては中性不純物のＧｅ + 、Ｓｉ+ の他、Ｉｎ+ 等
ｐ型不純物を用いても良く、この場合はｎ型不純物濃度
がｐ型不純物濃度を上回るようにしてｎ型ソース／ドレ
インを形成すればよい。
【００２３】さらに、本発明では結晶状態が乱された領
域を浅くすることによって、電気的ソース／ドレイン深
さを浅くできるので、結晶状態を乱すためのイオン注入
に用いるイオンの質量は、不純物イオンより重いことが
望ましい。さらに、不純物イオンがＡｓ+の場合のよう
にＳｉに比べて重いイオンで、不純物イオンのイオン注
入により基板表面の結晶状態が乱される場合（例えば、
Ａｓ+ 、２０ｋｅＶ、２×１０14ｃｍ-2）には、結晶状
態を乱すためのイオン注入を不純物のイオン注入で兼用
して作製工程を削減することができる。この場合でも、
結晶状態が乱される領域の深さは不純物が侵入する深さ
より浅くなるため、結晶状態が乱された領域内の不純物
のみ活性化することによる浅ソース／ドレイン化の効果
が得られる。
域を浅くすることによって、電気的ソース／ドレイン深
さを浅くできるので、結晶状態を乱すためのイオン注入
に用いるイオンの質量は、不純物イオンより重いことが
望ましい。さらに、不純物イオンがＡｓ+の場合のよう
にＳｉに比べて重いイオンで、不純物イオンのイオン注
入により基板表面の結晶状態が乱される場合（例えば、
Ａｓ+ 、２０ｋｅＶ、２×１０14ｃｍ-2）には、結晶状
態を乱すためのイオン注入を不純物のイオン注入で兼用
して作製工程を削減することができる。この場合でも、
結晶状態が乱される領域の深さは不純物が侵入する深さ
より浅くなるため、結晶状態が乱された領域内の不純物
のみ活性化することによる浅ソース／ドレイン化の効果
が得られる。
【００２４】さらに、結晶状態を乱すためのイオン注入
工程と不純物のイオン注入工程の順番は入れ替えること
もできるが、チャネリング（特定結晶方向へイオンが深
く侵入する現象）を防止する効果が得られることから、
結晶状態を乱すためのイオン注入を行った後、不純物イ
オンをイオン注入することが望ましい。
工程と不純物のイオン注入工程の順番は入れ替えること
もできるが、チャネリング（特定結晶方向へイオンが深
く侵入する現象）を防止する効果が得られることから、
結晶状態を乱すためのイオン注入を行った後、不純物イ
オンをイオン注入することが望ましい。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
浅いソース／ドレイン拡散層の接合を形成でき、その深
さを容易に制御することができ、短チャネル効果を抑制
できるという効果がある。更に、高温短時間アニールの
ように高精度な温度制御を必要としないため、アニール
処理を安価な炉を用いて行うことが可能であり、コスト
上昇を抑えられる効果がある。
浅いソース／ドレイン拡散層の接合を形成でき、その深
さを容易に制御することができ、短チャネル効果を抑制
できるという効果がある。更に、高温短時間アニールの
ように高精度な温度制御を必要としないため、アニール
処理を安価な炉を用いて行うことが可能であり、コスト
上昇を抑えられる効果がある。
【００２６】なお、本発明は上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の製造方法の具体例
を説明する図である。
を説明する図である。
【図２】本発明の効果を説明する図である。
【図３】従来例の製造方法を説明する図である。
【図４】本発明の効果を説明する図表である。
１ 基板 ３ ゲート電極 ４ 結晶状態が乱された層 ５ 不純物注入層 ６ ソース／ドレイン拡散層
Claims (7)
- 【請求項１】 半導体層にイオンを注入することで、前
記半導体層の表面から浅い領域の結晶状態を乱す工程
と、前記半導体層に不純物イオンをイオン注入する工程
と、前記イオン注入した不純物を低温アニール処理で活
性化させる工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体層に不純物イオンをイオン注入す
ると共に、注入したイオンで前記半導体層の表面から浅
い領域のみの結晶状態を乱す工程と、前記イオン注入し
た不純物を低温アニール処理で活性化させる工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記結晶状態が乱されたされた領域内の
不純物のみが活性化するように低温でアニールすること
を特徴とする請求項１または２に記載の半導体装置の製
造方法。 - 【請求項４】 前記低温アニール処理では、不純物の拡
散が起こらないことを特徴とする請求項３に記載の半導
体装置の製造方法。 - 【請求項５】 前記結晶状態の乱された領域の深さが、
不純物イオンの打ち込まれた深さ（飛程距離）より浅い
か同等であることを特徴とする請求項１乃至４の何れか
に記載の半導体装置の製造方法。 - 【請求項６】 前記不純物イオンとしてホウ素（Ｂ）イ
オンを用いることを特徴とする請求項１乃至５の何れか
に記載の半導体装置の製造方法。 - 【請求項７】 前記結晶状態の乱された領域を形成する
ためのイオン注入のイオン種として、ゲルマニウム（Ｇ
ｅ）を用いることを特徴とする請求項１乃至５の何れか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060428A JP2000260728A (ja) | 1999-03-08 | 1999-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060428A JP2000260728A (ja) | 1999-03-08 | 1999-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260728A true JP2000260728A (ja) | 2000-09-22 |
Family
ID=13141962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11060428A Pending JP2000260728A (ja) | 1999-03-08 | 1999-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260728A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056069A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | 半導体素子の高電圧接合形成方法 |
| JP2004214607A (ja) * | 2002-12-19 | 2004-07-29 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2004363168A (ja) * | 2003-06-02 | 2004-12-24 | Sumitomo Heavy Ind Ltd | 半導体装置の製造方法 |
| US6852610B2 (en) | 2000-10-26 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7091114B2 (en) | 2002-04-16 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2008544517A (ja) * | 2005-06-16 | 2008-12-04 | エヌエックスピー ビー ヴィ | ポリシリコン電極を有する半導体デバイス |
-
1999
- 1999-03-08 JP JP11060428A patent/JP2000260728A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852610B2 (en) | 2000-10-26 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7091114B2 (en) | 2002-04-16 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2004056069A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | 半導体素子の高電圧接合形成方法 |
| JP2004214607A (ja) * | 2002-12-19 | 2004-07-29 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2004363168A (ja) * | 2003-06-02 | 2004-12-24 | Sumitomo Heavy Ind Ltd | 半導体装置の製造方法 |
| JP4589606B2 (ja) * | 2003-06-02 | 2010-12-01 | 住友重機械工業株式会社 | 半導体装置の製造方法 |
| US7932185B2 (en) | 2003-06-02 | 2011-04-26 | Sumitomo Heavy Industries, Ltd. | Process for fabricating semiconductor device |
| JP2008544517A (ja) * | 2005-06-16 | 2008-12-04 | エヌエックスピー ビー ヴィ | ポリシリコン電極を有する半導体デバイス |
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