KR101128712B1 - 이피롬셀 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 공통으로 동일 소스/드레인접합을 공유하므로써 발생하는 접합의 디스터브 현상을 방지할 수 있는 이피롬셀 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 이피롬셀 제조 방법은 반도체기판 상에 복수의 게이트스택을 형성하는 단계, 상기 게이트스택의 양측벽에 제1스페이서를 형성하는 단계, 이웃하는 상기 게이트스택 사이의 반도체기판에 상기 제1스페이서에 정렬되는 트렌치를 형성하는 단계, 상기 트렌치 아래의 반도체기판 내에 프리 소스/드레인 접합을 형성하는 단계, 상기 제1스페이서의 외벽에 제2스페이서를 형성하는 단계, 및 상기 게이트스택 사이의 반도체기판 내에 이웃한 셀간 공통의 소스/드레인 접합을 형성하는 단계를 포함하고, 상술한 본 발명은 STI를 통해서 프리 소스/드레인접합이 강화되었으므로 프로그램 조건에서도 안정적인 브레이크다운전압을 확보할 수 있는 효과가 있다.
이피롬셀, EPROM, 브레이크다운전압, 디스터브

Description

이피롬셀 및 그의 제조 방법{EPROM CELL AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 이피롬셀의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 이피롬셀의 구조를 도시한 도면,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 이피롬셀의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 터널산화막
23 : 제1폴리실리콘 24 : 인터폴리산화막
25 : 제2폴리실리콘 26 : 질화막스페이서
27 : 트렌치 28 : 프리 소스/드레인접합
29 : LDD 스페이서 39 : N+ 소스/드레인접합
본 발명은 비휘발성 메모리소자에 관한 것으로, 특히 이피롬셀(EPROM CELL) 및 그의 제조 방법에 관한 것이다.
각종 디지털 멀티미디어 기기의 발전에 따라 비휘발성 메모리의 수요는 기하급수적으로 증가하고 있다. OTP, 플래시, 이이피롬(EEPROM) 등의 수요가 급증하고 있지만, 특히 OTP의 경우 마스크롬(Mask ROM)의 대치용으로 인하여 그 수요가 지속적으로 증가하고 있다. 최근 지속되는 비용절감으로 인하여 OTP의 응용분야는 단순 비휘발성 특성을 넘어 마스크롬의 시장의 일부분을 차지하고 있다.
도 1은 종래기술에 따른 이피롬셀의 구조를 도시한 도면이다.
도 1을 참조하면, 종래 이피롬셀은 반도체기판(11), 반도체기판(11) 상의 터널산화막(12), 제1폴리실리콘(FG, 13), 인터폴리산화막(14) 및 제2폴리실리콘(SG, 15)의 순서로 적층된 게이트스택 구조가 형성되며, 게이트스택구조의 양측벽에 LDD 스페이서(16)가 형성되고, 게이트스택 구조 사이의 반도체기판(11) 내에 N+ 소스/드레인접합(17)이 형성된다. 여기서, N+ 소스/드레인접합(17)은 이웃한 이피롬셀간 공통 소스/드레인이다.
그러나, 종래기술은 이피롬셀 공정 진행시 공정 변동에 의한 특성변화를 피하기 힘들었다. 이는 2폴리 공정을 진행함에 따르는 현상이지만, FG, ONO, SG에 이르는 이피롬셀게이트 형성시, 그 취약점은 항상 피할 수 없었으며, 이는 또한 공정 취약점으로 남아 있어, 공정 관리에 있어서도 제일 크리티컬포인트(Critical point)로 남아 있다.
또한, 이피롬(EPROM)의 경우 비휘발성 메모리이므로 이피롬 셀에 프로그램하기 위한 외부 인가조건이 설정되어야 한다. 이때, 대부분 Vpp=12.0V, Vd=7.5V정도로서 소스에서 발생한 전자를 활성화시켜 HCE(Hot Carrier Effect) 효과를 이용하여 전자를 FG에 차아지업(Charge up)시킨다.
이때, 이피롬 셀내부에 프로그램되는 셀과 프로그램되지 않는 셀들간의 디스터브(Disturb) 현상이 없어야 하는데, 대부분의 셀에서 드레인 디스터브 현상은 피하기 힘드 상황이다.
이는 공통으로 드레인을 공유하므로써 발생하는 접합의 취약성 때문에 나타나는 현상으로써 이에 대한 방지가 시급한 실정이다.
부연하면, 이피롬셀의 경우 비휘발성 매체이므로, 셀에 선택적으로 프로그램하기 위해서는 선택적인 코딩작업이 필요하다. 이때, 동일한 소스/드레인접합을 공유하면서도 서로 인접한 셀에 영향을 주지 않아야 한다. 그러나, 현재 이피롬 셀의 접합은 프로그램하기 위해서 외부전압(Vpp=12V, Vd=7.5V)이 인가될 경우 공통 소스/드레인을 공유하므로써 발생하는 누설에 취약성을 나타내고 있다. 이 경우 접합브레이크다운전압을 넘어서는 외부전압이 계속해서 인가될 경우, 셀의 누설소스 또는 이피롬셀의 소자 신뢰성에도 영향을 미치게 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 공통으 로 동일 소스/드레인접합을 공유하므로써 발생하는 접합의 디스터브 현상을 방지할 수 있는 이피롬셀 및 그의 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 이피롬셀은 반도체기판, 상기 반도체기판 상에 형성된 복수의 게이트스택, 상기 게이트스택의 양측벽에 형성된 제1스페이서, 이웃하는 상기 게이트스택 사이의 반도체기판 표면에 상기 제1스페이서에 정렬되어 소정 깊이를 갖고 형성된 트렌치, 상기 제1스페이서의 외벽에 형성된 제2스페이서, 상기 게이트스택 사이의 반도체 기판 내에 형성된 이웃한 셀간 공통의 소스/드레인접합, 및 상기 소스/드레인접합의 바텀라인에 형성된 프리 소스/드레인접합을 포함하는 것을 특징으로 하며, 상기 프리 소스/드레인 접합은, 상기 제1스페이서의 끝단에 정렬되어 상기 트렌치 아래의 소정 깊이에 위치하는 것을 특징으로 하고, 상기 프리 소스/드레인 접합과 상기 소스/드레인접합은 동일 불순물이 도핑된 것을 특징으로 한다.
그리고, 본 발명의 이피롬셀 제조 방법은 반도체기판 상에 복수의 게이트스택을 형성하는 단계, 상기 게이트스택의 양측벽에 제1스페이서를 형성하는 단계, 이웃하는 상기 게이트스택 사이의 반도체기판에 상기 제1스페이서에 정렬되는 트렌치를 형성하는 단계, 상기 트렌치 아래의 반도체기판 내에 프리 소스/드레인 접합을 형성하는 단계, 상기 제1스페이서의 외벽에 제2스페이서를 형성하는 단계, 및 상기 게이트스택 사이의 반도체기판 내에 이웃한 셀간 공통의 소스/드레인 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 EPROM 셀의 구조를 도시한 도면이다.
도 2를 참조하면, 반도체기판(21), 반도체기판(21) 상의 터널산화막(22), 제1폴리실리콘(FG, 23), 인터폴리산화막(24) 및 제2폴리실리콘(SG, 25)의 순서로 적층된 게이트스택 구조가 형성되며, 게이트스택구조의 양측벽에 질화막 스페이서(26)가 형성되고, 질화막스페이서(26)에 정렬되어 반도체기판 표면에 소정 깊이의 트렌치(27)가 형성되며, 질화막스페이서(26)의 외벽에 LDD 스페이서(29)가 형성된다. 그리고, 게이트스택구조 사이의 반도체 기판 내에 이웃한 셀간 공통의 N+ 소스/드레인접합(30)이 형성되고, N+ 소스/드레인접합(30)의 바텀라인에 프리 소스/드레인접합(28)이 형성된다. 여기서, 프리 소스/드레인접합(28)은 질화막스페이서(26)의 끝단에 정렬되어 트렌치(27) 아래의 소정 깊이에 위치한다. 그리고, 프리 소스/드레인 접합(28)과 N+ 소스/드레인접합(30)은 동일 불순물(N형 불순물)이 도핑되어 있다.
도 2와 같이, 본 발명의 이피롬셀은 질화막스페이서(26) 및 트렌치(27)를 이용하여 이웃한 셀간 공통의 N+ 소스/드레인접합(30)의 내부, 즉 바텀라인에 프리 소 스/드레인접합(28)을 추가로 강화시켜주므로써, 프로그램 조건에서도 안정적인 브레이크다운전압을 확보할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 이피롬셀의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 소정의 구조가 형성된 실리콘 기판(21) 상에 터널 산화막(22)을 성장시키고, 그 위에 플로팅 게이트(Floating Gate; FG)로 이용할 제1폴리실리콘(23)을 증착한다.
이어서, 제1폴리실리콘(23) 상에 인터-폴리 산화막(Inter Poly Oxide, 24)을 형성한 후 그 위에 셀렉트 게이트(Select Gate; SG)로 이용할 제2폴리실리콘(25)을 증착한다. 여기서, 인터폴리산화막(24)은 산화막이나 ONO(Oxide/Nitride/Oxide)를 사용하는데, 캐패시턴스 측면에서 장점이 있는 ONO를 인터폴리산화막으로 사용한다.
이후, 게이트패터닝 공정을 진행한다.즉, 제2폴리실리콘(25), 인터폴리산화막(24), 제1폴리실리콘(23) 및 터널산화막(22)을 순차적으로 식각하여 이피롬의 게이트스택구조를 형성한다.
이어서, 반도체기판(21)의 전면에 질화막을 증착한 후 에치백하여 게이트스택구조의 양측벽에 질화막스페이서(26)를 형성한다. 이때, 질화막스페이서(26)의 크기는 후속 LDD 스페이서보다 더 크게 한다.
도 3b에 도시된 바와 같이, 완성된 질화막스페이서(26)를 셀프블록킹(Self-blocking)으로 하는 샐로우트렌치(Shallow Trench) 공정을 진행하므로써 이웃한 셀 의 STI 구조를 형성시킨다. 즉, 이웃한 셀의 게이트스택 구조 사이에 소정 깊이의 트렌치(27)를 형성해준다.
이어서, 이온주입공정을 통해서 프리 소스/드레인접합(Pre-S/D junction, 28)을 형성한다. 이때, 프리 소스/드레인접합(28) 형성을 위한 이온주입 도즈 및 에너지는 트렌치(26)에 의해 구현된 반도체기판(21)의 손실깊이를 통해서 후속 LDD 스페이서를 통해 이온주입되는 소스/드레인접합의 바텀라인(Bottom line)에 분포될 수 있도록 적절히 조절한다. 바람직하게, 프리 소스/드레인접합(28)은 후속 N+ 소스/드레인접합(30) 형성을 위한 이온주입시의 불순물과 동일한 불순물을 이온주입하여 형성한다.
도 3c에 도시된 바와 같이, 전면에 HLD 산화막을 증착한 후 에치백 공정을 진행하여 질화막스페이서(26)의 측면에 LDD 스페이서(29)를 형성한다. 이때, LDD 스페이서(29)은 전술한 것처럼, 질화막스페이서(26)보다 더 작은 크기를 갖는다.
이어서, 종래와 동일하게 고농도 N형 도펀트를 이온주입하여 이웃한 이피롬셀간 공통의 N+ 소스/드레인접합(30)을 형성한다.
상술한 실시예에 따르면, 본 발명의 이피롬셀은 이웃한 셀간 공통의 소스/드레인접합이 N+ 소스/드레인접합(30)과 프리 소스/드레인접합(28)으로 이루어지고, STI를 통해서 프리소스/드레인접합(28)이 추가로 강화되었으므로, 이피롬셀의 프로그램 조건에서도 안정적인 접합브레이크다운전압을 확보하게 된다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 STI를 통해서 프리 소스/드레인접합이 강화되었으므로 프로그램 조건에서도 안정적인 브레이크다운전압을 확보할 수 있는 효과가 있다.
또한, 본 발명은 소스/드레인접합을 강화시키기 위해서 셀 사이의 LDD 스페이서를 인위적으로 증가시키지 않아도 되므로, 셀 사이즈 집적도 유지에도 안정적인 효과를 얻을 수 있다.

Claims (11)

  1. 반도체기판;
    상기 반도체기판 상에 형성된 복수의 게이트스택;
    상기 게이트스택의 양측벽에 형성된 제1스페이서;
    이웃하는 상기 게이트스택 사이의 반도체기판 표면에 상기 제1스페이서에 정렬되어 소정 깊이를 갖고 형성된 트렌치;
    상기 제1스페이서의 외벽에 형성된 제2스페이서;
    상기 게이트스택 사이의 반도체 기판 내에 형성된 이웃한 셀간 공통의 소스/드레인접합; 및
    상기 소스/드레인접합의 바텀라인에 형성된 프리 소스/드레인접합
    을 포함하는 이피롬셀.
  2. 제1항에 있어서,
    상기 프리 소스/드레인 접합은, 상기 제1스페이서의 끝단에 정렬되어 상기 트렌치 아래의 소정 깊이에 위치하는 것을 특징으로 하는 이피롬셀.
  3. 제1항에 있어서,
    상기 프리 소스/드레인 접합과 상기 소스/드레인접합은, 동일 불순물이 도핑된 것을 특징으로 하는 이피롬셀.
  4. 제1항에 있어서,
    상기 제1스페이서는 질화막스페이서이고, 상기 제2스페이서는 산화막스페이서인 것을 특징으로 하는 이피롬셀.
  5. 제4항에 있어서,
    상기 제1스페이서는 상기 제2스페이서보다 크기가 더 큰 것을 특징으로 하는 이피롬셀.
  6. 반도체기판 상에 복수의 게이트스택을 형성하는 단계;
    상기 게이트스택의 양측벽에 제1스페이서를 형성하는 단계;
    이웃하는 상기 게이트스택 사이의 반도체기판에 상기 제1스페이서에 정렬되는 트렌치를 형성하는 단계;
    상기 트렌치 아래의 반도체기판 내에 프리 소스/드레인 접합을 형성하는 단계;
    상기 제1스페이서의 외벽에 제2스페이서를 형성하는 단계; 및
    상기 게이트스택 사이의 반도체기판 내에 이웃한 셀간 공통의 소스/드레인 접합을 형성하는 단계
    를 포함하는 이피롬셀의 제조 방법.
  7. 제6항에 있어서,
    상기 프리 소스/드레인 접합 형성시, 상기 공통의 소스/드레인 접합의 바텀라인에 위치하도록 이온주입도즈 및 에너지를 조절하는 것을 특징으로 하는 이피롬셀의 제조 방법.
  8. 제7항에 있어서,
    상기 프리소스/드레인접합과 상기 공통의 소스/드레인접합은 동일 불순물을 이온주입하는 것을 특징으로 하는 이피롬셀의 제조 방법.
  9. 제6항에 있어서,
    상기 제1스페이서는 질화막을 증착한 후 에치백하여 형성하는 것을 특징으로 하는 이피롬셀의 제조 방법.
  10. 제6항에 있어서,
    상기 제2스페이서는 산화막을 증착한 후 에치백하여 형성하는 것을 특징으로 하는 이피롬셀의 제조 방법.
  11. 제6항, 제9항 또는 제10항 중 어느 한 항에 있어서,
    상기 제1스페이서는 상기 제2스페이서보다 더 큰 크기로 형성하는 것을 특징으로 하는 이피롬셀의 제조 방법.
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