KR20050011099A - 비휘발성 메모리 트랜지스터 제조방법 - Google Patents
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- Semiconductor Memories (AREA)
Abstract
Description
Condition | V_Drain | V_select gate | V_Control gate | V_Source | V_Sub | Method |
Program | GND | ~10V 이상 | ~10V 이상 | Floating | GND | F-N Tunneling |
Erase | ~10V 이상 | ~10V 이상 | GND | Floating | GND | F-N Tunneling |
Read | ~1V | Vcc | Vcc | GND | GND | - |
Condition | V_Drain | V_select gate | V_Control gate | V_Source | V_Sub | Method |
Program | Vcc | ~10V 이상 | ~10V 이상 | GND | GND | HCI |
Erase | Floating | ~10V 이상 | ~10V 이상 | ~10V 이상 | GND | F-N Tunneling |
Read | ~1V | Vcc | Vcc | GND | GND | - |
Claims (3)
- 실리콘 기판 상에 소정 형상의 트렌치를 형성하는 단계와,N+형 도핑된 영역을 형성하는 단계와,추가로 실리콘 기판을 식각하는 단계와,선택 트랜지스터의 임계전압(Vt) 조절 이온주입을 위하여 경사 이온주입을 실시함으로써, 트렌치의 측면에 이온주입된 영역을 형성하는 단계와,산화막을 증착한 후, 선택 트랜지스터의 게이트 노드로 사용될 폴리-1을 증착하여 폴리-1 층을 형성하는 단계와,폴리-1 층을 형성한 후, 폴리-1 층에 대한 에치백을 수행하는 단계와,셀 트랜지스터의 N+ 소오스 접합을 형성하기 위하여 N형 이온주입을 수행하여 N+ 이온주입된 영역을 형성하는 단계와,추가로 실리콘 기판을 식각하여 EEPROM의 채널을 형성하는 단계와,셀의 채널의 임계전압(Vt)을 조절하기 위하여 이온주입을 수행하여 셀 임계전압 이온주입된 영역을 형성하는 단계와,셀 임계전압 이온주입 후, 셀의 게이트 산화를 진행하여 셀 게이트 산화막을 형성하는 단계와,폴리-2를 증착한 후, 에치백을 진행하여 폴리-2 층(128)을 형성하는 단계와,셀 N형 드레인 접합을 형성하기 위하여 이온주입을 수행함으로써, 셀 N형 드레인 접합영역을 형성하는 단계와,상기 폴리-2와 중첩되는 셀의 컨트롤 게이트를 형성하기 위하여 소정의 형상으로 상기 폴리-2 층을 식각하는 단계와산화막을 증착한 후, 폴리-3을 증착하고 에치백을 진행하여 폴리-3 층을 형성하는 단계와,상기 폴리-3 층, 상기 산화막, 상기 폴리-2 층, 상기 셀 게이트 산화막, 상기 폴리-1 층 및 상기 폴리-1 층 하부의 산화막을 관통하도록 산화막을 충진하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 폴리-1 층에 대한 에치백의 양은 실리콘이 식각된 표면으로부터 약 1/3정도가 되도록 수행하는 것을 특징으로 하는 비휘발성 메모리 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 트렌치의 식각시 가능하면 식각되는 부위가 직각이 되어 경사가 크지 않도록 식각을 수행하는 것을 특징으로 하는 비휘발성 메모리 트랜지스터 제조방법.
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