KR20060038673A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판의 셀이 형성될 영역에 상기 1.2MeV~ 3MeV의 에너지에서 수행된 이온주입공정을 통해 웰 영역을 형성하는 단계 및 상기 웰 영역이 형성된 결과물 전면에 어닐링 공정을 수행하는 단계를 포함한다.
웰 영역

Description

반도체 소자의 제조방법{Method of manufacturing in semiconductor device}
도 1은 웰 농도에 따른 브레이크다운전압을 도시한 그래프이고,
도 2 및 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이고,
도 4는 1.2MeV 이상의 에너지에서 수행된 이온주입공정과 600KeV의 에너지에서 수행된 이온주입공정 각각에서 SIMS 프로파일을 비교한 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 11: 웰영역
16: 터널 산화막 18: 제1 폴리실리콘막
20: 유전체막 22: 제2 폴리실리콘막
24: 텅스텐 실리사이드막 26: 소스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것이다.
낸드 플래쉬 메모리소자의 싱글 레벨 셀(Single level cell: 이하 SLC)에서는 프로그래밍시 바이어스 조건으로 16V에서 19.5 V까지 500mV 스텝으로 프로그래밍하고 있다. 그러나 플래쉬 소자의 고집적도를 위하여 원 셀당 2비트를 저장할 수 있는 멀티 레벌 셀(multi level cell: 이하 MLC)소자에서는 최소 150mV 이하의 스텝으로 프로그래밍하는 오페레이션이 필요한데 이를 위해서는 PMOS를 이용한 네가디브 문턱 전압이 필요하다. 그러나 프로그래밍과 동시에 20V정도의 웰 바이어스조건으로 이레이저 오퍼레이션시 견뎌야 하는 고전압 PMOS가 필요하게 된다.
종래 기술에서의 NAND형 플래쉬 소자에서 사용되는 고전압 PMOS 트랜지스터는 13V에서 15V정도의 브레이크다운전압 특성을 갖고 있는 데, 이러한 특성을 갖기 위해서는 일반적인 300~ 600keV의 에너지를 갖고 1E12~ 2E13이하의 도즈량을 가진 이온주입공정을 통해 3중 웰 영역를 형성하고 있다.
상기 3중 웰 영역이 구비되는 종래기술에서는, 이후 수행되는 공정들 중 열공정으로 인해 주입된 이온들이 확산하여 실리콘기판표면 농도가 파일업(file up)되어 소스 영역에서 드레인 영역까지의 접합농도가 쉽게 5E16이상이 되어 도 1은 웰 농도에 따른 브레이크다운 전압을 도시한 그래프에서 보는 바와 같이, 15V이하의 브레이크다운 전압특성이 나오게 된다. 그러므로 종래에는 고전압 PMOS의 졍션의 농도를 낮추는 방향으로 3E13 도즈 이하의 고전압 PMOS 정션을 적용하고 있는 데 이러한 졍션구조로는 낸드 플래쉬 메모리소자의 MLC 설계에 있어 고전압 PMOS를 적용하기에는 브레이크다운 전압이 25V보다 크도록 하는 조건을 만족할 만한 고전 압 특성을 유지할 수 없게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 낸드 플래쉬 메모리소자의 MLC 설계에 있어 고전압 PMOS를 적용하기위해, 브레이크다운전압이 25V보다 크도록 하는 조건이 만족되도록 하여 고전압 특성이 유지될 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판의 셀이 형성될 영역에 1.2MeV~ 3MeV의 에너지에서 수행된 이온주입공정을 통해 웰 영역을 형성하는 단계 및 상기 웰 영역이 형성된 결과물 전면에 어닐링 공정을 수행하여 상기 주입된 이온들을 확산시키는 단계를 포함한다.
상기 웰 영역을 형성하는 이온주입공정은 상기 1.2MeV~ 3MeV의 에너지, 2E12~ 1E14의 도즈를 가진 공정조건에서 채널링을 방지하는 틸트 조건범위에서 P 이온 또는 As 이온을 주입하여 수행되는 것이 바람직하고, 상기 어닐링 공정은 1000℃ 이상에서 수행되도록 하는 것이 바람직하다.
상기 어닐링공정이 완료된 후, 상기 반도체기판 상부에 터널산화막, 플로팅게이트전극, 유전체막, 콘트롤 게이트전극을 형성하고, 상기 웰영역이 형성된 반도체 기판 내부에는 소스/드레인영역을 형성하는 단계를 더 포함하는 것이 바람직하 고, 상기 소스/드레인 영역은 이불화붕소 또는 붕소를 이용하여, 5~ 25KeV의 에너지, 1E14~ 3E15의 도즈를 가진 공정조건에서 0°의 틸트를 갖도록 하는 이온주입공정을 통해 형성되도록 하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(10)의 소정 영역에 스크린 산화막(미도시)을 형성하고, 상기 스크린 산화막이 포함된 반도체 기판(10)의 셀이 형성될 영역이 정의되는 소정영역이 노출되도록 패터닝하고, 이 패턴을 이온주입용 마스크로 하여 이온주입공정을 수행하여 셀이 형성될 영역이 정의되는 소정영역에 웰 영역(11)을 형성한다. 상기 이온주입공정을 통해 셀이 형성될 영역이 정의됨으로써 소자분리영 역(미도시) 또한 정의된다. 이어서, 상기 웰 영역 형성을 위한 이온주입공정 후 1000℃ 이상의 어닐링 공정을 수행한다.
상기 웰 영역(11)을 형성하는 이온주입공정은 상기 1.2MeV~ 3MeV의 에너지, 2E12~ 1E14의 도즈를 가진 공정조건에서 채널링을 방지하는 틸트 조건범위에서 P 이온 또는 As 이온을 주입한다.
상기 웰 영역 형성 공정시 As이온을 사용한 이온주입공정은 P이온을 사용한 이온주입공정보다 열에 따른 안정성이 우수하기 때문에 고온의 열처리 공정이 동반되는 공정시에는 사용할 수 있다.
종래 기술에 따른 고전압 트랜지스터의 졍션의 문턱전압을 25V 이상 유지시킴으로써 발생되는 문제점인 웰에서 정션까지의 계면 농도를 효과적으로 낮추기 위해서는 상기 1.2 MeV 이상의 에너지에서 형성되는 웰영역 형성만으로 웰 졍션을 형성하여 고전압 피모스의 소스 졍션과의 농도를 도 1에 도시된 바와 같이 2E16이하의 농도로 조절하도록 한다.
이때, 상기 웰 이온주입공정 형성 후 수행되는 어닐링 공정과 이후 공정단계들 중에 수행될 열처리 공정으로 인해 확산이 발생되는 데, 상기 1.2MeV 이상의 에너지에서 이온주입공정을 수행하게 됨으로써, 에너지에서 수행되는 상기 웰 이온주입공정과 도펀트들의 특성을 고려할 때, Rp(protection range)가 1um보다 큰 지점에서는 실리콘 표면으로의 확산과 실리콘 기판으로의 확산에 동시에 기여하게 되어 초기의 웰 영역의 프로파일이 거의 유지된다.
도 4에는 1.2MeV 이상의 에너지에서 수행된 이온주입공정과 600KeV의 에너지 에서 수행된 이온주입공정 각각에서 SIMS 프로파일을 비교한 그래프로써, 두 개의 라운드는 웰 영역의 프로파일 농도를 도시하고 있다.
상기 트랜지스터의 문턱전압 제어방법에 있어서, 상기 도 4의 SIMS 프로파일에서 본 바와 같이 표면에서 만나는 P이온의 도핑 레벨을 2E16이하로 제어하게 되면 추가적인 보론 문턱전압 이온주입없이 실리콘기판 자체의 보론 농도(2 to 3E 15)를 이용하여 네가티브 문턱전압 콘트롤을 할 수 있는 장점이 있어 문턱전압 변화를 0.02V 이내로 할 수 있게 되고, 프로그래밍시 전압 바이어스 변화를 150mV 이하로 할 수 있는 것을 더욱 가능하게 한다.
도 3을 참조하면, 상기 웰 영역이 형성된 결과물 전면 상부에 터널 산화막(16), 플로팅게이트전극용 제1 폴리실리콘막(18) 및 패드질화막(미도시)을 순차적으로 형성한다.
상기 터널 산화막(16)은 250~ 300℃ 정도의 온도 범위내에서 습식산화를 진행한다.
상기 결과물 상부에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각마스크로 식각공정을 수행하면 소자분리영역을 정의하는 트렌치(미도시)를 형성한다. 이어서 상기 트렌치(미도시)내부에 갭필(Gap Fill)특성이 우수한 HDP산화막이 채워지도록 증착한 후 상기 패드 질화막(미도시)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화공정을 수행하여 소자분리막(미도시)을 형성한다. 그리고 상기 형성된 패드질화막(미도시)은 식각공정을 통해 제거한다. 상기 결과물 상에 플로팅게이트전극 폴 리실리콘막을 다시 증착한 후 패터닝 공정을 통해 플로팅게이트전극(F.G)를 형성한다.
상기 플로팅게이트전극(F.G)이 형성된 반도체기판(10) 상부에 유전체막(20), 콘트롤 게이트전극용 폴리 실리콘막(22)및 금속실리사이드막(24)을 순차적으로 형성한다.
이어서 상기 금속 실리사이드막이 형성된 결과물의 소정영역에 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 식각공정을 수행하면 콘트롤 게이트전극패턴(C.G)을 형성한다.
상기 형성된 플로팅게이트전극패턴(F.G) 및 콘트롤 게이트전극패턴(C.G)을 이온주입용 마스크로 하여 이온주입공정을 수행하여 소스/드레인 영역(26)을 형성한다.
종래 기술에서의 300~ 600keV의 에너지를 갖고 1E12~ 2E13이하의 도즈량을 가진 이온주입공정을 통해 3중 웰 영역를 형성함으로써 브레이크다운 전압이 25V보다 크도록 하는 조건을 만족할 만한 고전압 특성을 유지할 수 없게 되는 문제점을, 본 발명에서는 1.2MeV 이상의 에너지에서 웰형성 이온주입공정을 통해 형성된 웰영역내부에, 상기와 같은 소스/드레인영역을 형성함으로써, 2중 구조의 웰 영역이 형성됨으로 인해 해결할 수 있게 된다.
상기 소스/드레인 영역(26)은 이불화붕소 또는 붕소를 이용하여, 5~ 25KeV의 에너지, 1E14~ 3E15의 도즈를 가진 공정조건에서 0°의 틸트를 갖도록 하는 이온주입공정을 통해 형성된다.
본 발명에 의하면, 1.2MeV 이상의 에너지에서 웰형성 이온주입공정을 수행함으로써, 낸드 플래쉬 메모리소자의 MLC 설계에 있어 고전압 PMOS를 적용하기에는 브레이크다운전압이 25V보다 크도록 하는 조건이 만족되도록 하여 고전압 특성이 유지될 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1.2MeV 이상의 에너지에서 웰 형성 이온주입공정을 수행함으로써, 낸드 플래쉬 메모리소자의 MLC 설계에 있어 고전압 PMOS를 적용하기에는 브레이크다운전압이 25V보다 크도록 하는 조건이 만족되도록 하여 고전압 특성이 유지될 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 반도체 기판의 셀이 형성될 영역에 1.2MeV~ 3MeV의 에너지에서 수행된 이온주입공정을 통해 웰 영역을 형성하는 단계; 및
    상기 웰 영역이 형성된 결과물 전면에 어닐링 공정을 수행하여 상기 주입된 이온들을 확산시키는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서, 상기 웰 영역을 형성하는 이온주입공정은
    상기 1.2MeV~ 3MeV의 에너지, 2E12~ 1E14의 도즈를 가진 공정조건에서 채널링을 방지하는 틸트 조건범위에서 P 이온 또는 As 이온을 주입하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서, 상기 어닐링 공정은
    적어도 1000℃의 온도에서 수행되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서,
    상기 어닐링공정이 완료된 후, 상기 반도체기판 상부에 터널산화막, 플로팅게이트전극, 유전체막, 콘트롤 게이트전극을 형성하고, 상기 웰영역이 형성된 반도체 기판 내부에는 소스/드레인영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4 항에 있어서, 상기 소스/드레인 영역은
    이불화붕소 또는 붕소를 이용하여, 5~ 25KeV의 에너지, 1E14~ 3E15의 도즈를 가진 공정조건에서 0°의 틸트를 갖도록 하는 이온주입공정을 통해 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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