KR20040008534A - 이중 접합영역 형성방법 및 이를 이용한 전송 트랜지스터형성방법 - Google Patents
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Abstract
본 발명은 이중 접합영역 형성방법 및 이를 이용한 전송 트랜지스터 형성방법에 관한 것으로, 저농도 접합영역을 형성하고, 상기 저농도 접합영역의 일부가 노출되도록 콘택홀이 형성된 층간절연막을 이온주입마스크로 이용한 고농도 이온주입공정을 실시하여 상기 저농도 접합영역의 일부에 고농도 접합영역을 형성함으로써, 고농도 접합영역과 웰 간의 거리를 층간절연막에 형성된 콘택홀의 너비를 통해 제어함에 따라 고농도 접합영역과 웰 간의 거리를 충분히 확보하여 후속 고전압 바이어스 인가시 안정적인 특성을 가질 수 있는 이중 접합영역 형성방법 및 이를 이용한 전송 트랜지스터 형성방법을 개시한다.
Description
본 발명은 이중 접합영역 형성방법 및 이를 이용한 전송 트랜지스터 형성방법에 관한 것으로, 특히 고전압 바이어스에 안정적으로 동작하는 NAND형 플래시 메모리 소자의 이중 접합영역 및 이를 이용한 전송 트랜지스터 형성방법에 관한 것이다.
NAND형 플래시 메모리 소자는 FN 터널링(Fowler/Nordheim tunneling)을 이용하여 플로팅게이트(Floating gate) 내에 전자를 주입하고, 주입된 전자를 인출하는 과정을 통해 프로그램(Program) 및 소거(Erase)동작을 수행한다. 이러한 플래시 메모리 소자의 프로그램 및 소거동작은 선택된 메모리 셀의 두 전극(즉, 컨트롤게이트와 기판) 간에 20V 이상의 고전압 바이어스(High voltage bias)를 인가함으로써 수행된다.
상기에서 설명한 바와 같이, 고전압 바이어스를 선택된 메모리 셀에 인가하기 위해서는 고전압 바이어스를 전송(Transfer)하기 위한 트랜지스터(Transistor)(이하, '전송 트랜지스터'라 함)가 필요하다. 즉, 선택된 메모리 셀의 프로그램 및 소거동작을 완만히 수행하기 위해서는 외부로부터 인가되는 고전압 바이어스를 손실없이 선택된 메모리 셀의 워드라인으로 전송해야할 필요가 있으며, 이를 위해 전송 트랜지스터가 필요하다.
지금까지, 알려진 전송 트랜지스터는 웰(Well)이 형성된 기판 내에 저농도 도핑 접합영역(이하, '저농도 접합영역'이라 함)과, 이 저농도 접합영역에 더하여 고농도 도핑 접합영역(이하, '고농도 접합영역'이라 함)으로 이루어진 이중 접합영역(Double junction region) 구조를 취하고 있다. 이러한 전송 트랜지스터의 이중 접합영역의 제조방법은 도 1 내지 도 3과 같다.
도 1을 참조하면, 반도체 기판(102)에는 웰공정을 통해 웰(미도시)이 형성된다. 그런 다음, 반도체 기판(102) 상에는 소정의 증착공정 및 식각공정에 의해 게이트산화막(104)과 폴리실리콘층(106)으로 이루어진 적층구조의 게이트전극(108)이 형성된다. 그런 다음, 인접한 게이트전극(108) 사이로 노출되는 반도체 기판(102)에는 저농도 이온주입공정(Low doping implantation)에 의해 저농도 접합영역(110)이 형성된다.
도 2를 참조하면, 게이트전극(108)의 양측벽에는 스페이서(112)가 형성된다. 그런 다음, 저농도 접합영역(110) 내에는 스페이서(112)를 이온주입마스크로 이용한 고농도 이온주입공정(High doping implantation)에 의해 고농도 접합영역(114)이 형성된다. 이로써, 반도체 기판(102)에는 저농도 접합영역(110)과 고농도 접합영역(114)으로 이루어진 이중 접합영역(116)이 형성된다.
도 3을 참조하면, 고농도 접합영역(114)의 일부가 노출되도록 반도체 기판(102) 상에 층간절연막(118)이 형성된다. 그런 다음, 노출되는 고농도 접합영역(114)의 일부에는 층간절연막(118)을 이온주입 마스크로 이용한 플러그(Plug) 이온주입공정에 의해 플러그 접합영역(120)(즉, 금속배선과 접속되는 영역)이 형성된다. 이로써, 이중 접합영역(116)과 게이트전극(108)을 포함한 전송 트랜지스터가 형성된다.
그러나, 상기와 같이 이중 접합영역의 구조를 가지는 전송 트랜지스터는, 그 특성상 20V 이상의 고전압 바이어스를 전송할 경우에 반도체 기판(102) 내의 웰과 이중 접합영역(116) 간에 항복(Breakdown)현상이 쉽게 발생되어 전송하고자 하는 고전압 바이어스를 정상적으로 전송할 수 없게 된다. 일반적으로, 이중 접합영역 구조의 전송트랜지스터는 최고 17V의 고전압 바이어스를 전송하는 것은 가능한 것으로 보고 되고 있다. 그러나, 이 전압만으로는 선택된 메모리 셀의 프로그램 및 소거동작을 효율적으로 충분히 수행할 수 없을 뿐만 아니라, 소자 특성을 저하시키는 원인이 되고 있다.
상기에서 설명한 바와 같이, 이중 접합영역 구조의 전송 트랜지스터의 웰과 이중 접합영역 간의 항복현상은, 각기 다른 도펀트(Dopant)를 갖는 영역의 도핑 농도(Doping concentration) 차가 크면 클수록 더욱 쉽게 발생하게 된다. 또한, 웰과 이중 접합영역에서의 고농도 접합영역 간의 거리(도 3의 'D'참조)가 가까울 수록 애벌런치 항복(Avalanche breakdown)현상이 용이하게 발생하여 전송하고자 하는 고전압 바이어스를 정상적으로 전송할 수 없다. 이는, 웰과 고농도 접합영역 간의 거리가 가까울 수록 고전압 바이어스 인가시 도 4에 도시된 'A'부위와 같이 웰영역이 고농도 접합영역으로 확산되어 이중 접합영역과 웰영역 간의 항복전압이 20V의 고전압 바이어스를 견디지 못하기 때문이다. 또한, 일반적으로 게이트산화막의 두께(도 4의 'T'참조)는 150 내지 200Å의 두께로 형성되는데, 이 또한 20V의 고전압 바이어스에 견디지 못하고, 파괴된다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 고전압 바이어스에 안정적으로 동작하는 전송 트랜지스터를 형성하는데 그 목적이 있다.
또한, 본 발명은 메모리 셀의 프로그램 및 소거동작 효율을 개선시킬 수 있는 전송 트랜지스터를 제공하는데 다른 목적이 있다.
도 1 내지 도 3은 종래 기술에 따른 NAND형 플래시 메모리 소자의 전송 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 4는 종래 기술에 따라 형성된 전송 트랜지스터의 문제점을 설명하기 위하여 도시한 단면도이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 NAND형 플래시 메모리 소자의 전송 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102, 202 : 반도체 기판 104, 204 : 게이트산화막
106, 206 : 폴리실리콘 108, 208 : 게이트전극
110, 210 : 저농도 접합영역 112 : 스페이서
114, 216 : 고농도 접합영역 118, 212 : 층간절연막
214 : 콘택홀
본 발명에서는, 구조물층이 형성된 반도체 기판에 대해, 저농도 이온주입공정을 실시하여, 상기 구조물층 사이로 노출되는 상기 반도체 기판에 저농도 접합영역을 형성하는 단계와, 전체 구조 상부에 절연막을 증착한 후, 상기 저농도 접합영역의 일부가 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계와, 고농도 이온주입공정을 실시하여, 상기 콘택홀을 통해 노출되는 상기 저농도 접합영역의 일부에 고농도 접합영역을 형성하는 단계를 포함하는 이중 접합영역 형성방법을 제공한다.
또한, 본 발명에서는, 웰이 형성된 반도체 기판 상에 게이트전극을 형성하는 단계와, 저농도 이온주입공정을 실시하여, 상기 반도체 기판에 저농도 접합영역을형성하는 단계와, 전체 구조 상부에 절연막을 증착한 후, 상기 저농도 접합영역의 일부가 노출되도록, 상기 절연막을 식각하여 콘택홀을 형성하는 단계와, 고농도 이온주입공정을 실시하여, 상기 콘택홀을 통해 노출되는 상기 저농도 접합영역의 일부에 고농도 접합영역을 형성하는 단계를 포함하는 전송 트랜지스터 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 전송 트랜지스터 제조방법을 설명하기 위하여 도시한 단면들로서, 그 일례로, 플래시 메모리 소자의 전송 트랜지스터의 단면도들이다.
도 5를 참조하면, 일례로 P형 반도체 기판(202)의 일정 부위에는 'n-' 불순물인 인(Phosphorous) 이온이 주입되어 N-웰(N-Well; 미도시)이 형성된다. 이때, N-웰을 형성하기 위한 이온주입공정은 N-웰의 농도가 최대한 낮도록 형성하는 것이 바람직하다. 한편, P형 반도체 기판(202)은 반도체 기판에 대해, 보론 이온을 이용하고, 도즈량을 1E11ions/cm2로 하며, 이온주입에너지를 150KeV로 하여 실시되는 이온주입공정에 의해 형성된다.
이어서, 전체 구조 상부에는 게이트산화막(204)과 폴리실리콘층(206)이 순차적으로 증착된다. 이때, 게이트산화막(204)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산화막과 실리콘질화막의 적층 또는 실리콘 산화막과 질화막의 적층으로 형성된다. 또한, 게이트산화막(204)의 두께는 20V 이상의 고전압 바이어스에 견딜 수 있도록 최소한 300Å의 두께로 형성되며, 바람직하게는 300 내지 500Å의 이상의 두께로 형성된다.
이어서, 전체 구조 상부에는 포토레지스트(Photoresist; 미도시)가 코팅된 후 포토마스크(Photo mask; 미도시)를 이용한 노광공정 및 현상공정에 의해 포토레지스트 패턴(Photoresist pattern; 미도시)이 형성된다.
이어서, 상기 포토레지스트 패턴을 이용한 식각공정에 의해 폴리실리콘층(206)과 게이트산화막(204)이 순차적으로 패터닝되어 적층구조의 게이트전극(208)이 형성된다. 이후, 상기 포토레지스트 패턴은 소정의 스트립공정에 의해 제거된다.
도 6을 참조하면, 게이트전극(208) 사이로 노출되는 반도체 기판(202)에는 저농도 이온주입공정에 의해 저농도 접합영역(210)이 형성된다. 예컨대, 저농도 이온주입공정은 인(Phosphorous) 또는 아세닉(Arsenic; As) 이온을 이용하여 도즈량을 1E13ions/cm2이하에서 실시하되, 바람직하게는, 1E10 내지 1E13ions/cm2범위, 예컨대, 5E12ions/cm2, 5E11ions/cm2, 1E11ions/cm2, 1E11ions/cm2또는 1E13ions/cm2로 실시하고, 이온주입에너지를 90KeV 이하에서 실시하되, 바람직하게는, 50 내지 90KeV 범위, 예컨대, 50KeV, 60KeV, 70KeV, 80KeV 또는 90KeV로 실시하는 것이 바람직하다.
도 7을 참조하면, 저농도 접합영역(210)에 주입된 이온들을 활성화하여 확산시키기 위하여, 전체 구조 상부에 대하여 열처리공정(이하, '제1 열처리공정'이라 함)이 실시된다. 제1 열처리공정은 퍼니스(Furance)방식 또는 급속열처리(Rapid Temperature Process; RTP)방식으로 이용하여 실시되며, 산소(O2), 질소(N2) 또는 산소와 질소가 소정비율로 혼합된 혼합가스 분위기(Ambient)에서 실시된다. 이때, 제1 열처리공정의 공정조건은 하기 표 1과 같다.
| 퍼니스방식 | 급속열처리방식 | |||||
| O2 | N2 | O2+N2 | O2 | N2 | O2+N2 | |
| 타겟(Å) | 50 | 50 | 50 | 50 | 50 | 50 |
| 온도(℃) | 750~950 | 600~950 | 600~950 | 850~950 | 600~950 | 850~950 |
| 공정시간 | 10Min~8Hr | 10Min~8Hr | 10Min~8Hr | 5Sec~10Min | 5Sec~10Min | 5Sec~10Min |
| 혼합비 | 10SLM | 0.05SLM | 10SLM(O2), 0.5SLM(N2) | 10SLM | 0.05SLM | 10SLM(O2), 0.5SLM(N2) |
| 온도상승률(℃/Min) | 10~50 | 10~50 | 10~50 |
도 8을 참조하면, 전체 구조 상부에는 SOG(Spin On Glass), USG(Un-doped silicate glass), BPSG(Boron-Phosphorus Silicate glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass) 또는 IPO(Inter Poly Oxide)로 이루어진 층간절연막(Inter Layer Dielectri; ILD, 212)이 증착된다.
이어서, 전체 구조 상부에 포토레지스트(미도시)가 코팅된 후 포토마스크(미도시)를 이용한 노광공정 및 현상공정에 의해, 후속 콘택플러그(즉, 금속배선과 접합영역을 전기적으로 접속함; 미도시)가 형성될 영역을 정의하는 포토레지스트 패턴(미도시)이 형성된다.
이어서, 상기 포토레지스트 패턴을 이용한 식각공정에 의해 층간절연막(212)이 식각되고, 이로써, 저농도 접합영역(210)의 일부가 노출되도록 콘택홀(214)이 형성된다.
도 9를 참조하면, 콘택홀(214)을 통해 노출되는 저농도 접합영역(210)의 일부에는 고농도 이온주입공정에 의해 고농도 접합영역(216)이 형성된다. 예컨대, 고농도 이온주입공정은 인(Phosphorous) 또는 아세닉(Arsenic; As) 이온을 이용하여 도즈량을 5E15ions/cm2이하에서 실시하되, 바람직하게는, 1E12 내지 1E15ions/cm2범위, 예컨대, 1E12ions/cm2, 5E12ions/cm2, 1E13ions/cm2, 5E13ions/cm2, 1E14ions/cm2, 5E14ions/cm2, 1E15ions/cm2또는 5E15ions/cm2로 실시하고, 이온주입에너지를 40KeV 이하에서 실시하되, 바람직하게는, 5 내지 40KeV 범위, 예컨대, 5KeV, 10KeV, 15KeV, 20KeV, 25KeV, 30KeV, 35KeV 또는 40KeV로 실시하는 것이 바람직하다.
상기 공정을 통해, 고농도 접합영역(216)은 웰영역과 충분한 거리(D)를 유지하는 것이 가능함에 따라 고농도 접합영역(216)과 웰영역 간에 충분한 항복전압을 얻을 수 있다. 따라서, 고전압 바이어스 인가시 이 부위에서의 항복현상은 최대한억제된다.
도 10을 참조하면, 고농도 접합영역(216)에 주입된 이온들을 활성화하기 위하여 열처리공정(이하, '제2 열처리공정'이라 함)이 실시된다. 이때, 제2 열처리공정은 퍼니스(Furance)공정, 급속열처리(Rapid Temperature Process; RTP)공정 또는 어닐(Aneal)공정으로 실시되며, 산소(O2), 질소(N2) 또는 산소와 질소가 소정비율로 혼합된 혼합가스 분위기(Ambient)에서 실시된다. 이때, 제2 열처리공정의 공정조건은 하기 표 2와 같다.
| 퍼니스방식 | 급속열처리방식 | |||||
| O2 | N2 | O2+N2 | O2 | N2 | O2+N2 | |
| 타겟(Å) | 50 | 50 | 50 | 50 | 50 | 50 |
| 온도(℃) | 750~950 | 600~950 | 600~950 | 850~950 | 600~950 | 850~950 |
| 공정시간 | 10Min~8Hr | 10Min~8Hr | 10Min~8Hr | 5Sec~10Min | 5Sec~10Min | 5Sec~10Min |
| 혼합비 | 10SLM | 0.05SLM | 10SLM(O2), 0.5SLM(N2) | 10SLM | 0.05SLM | 10SLM(O2), 0.5SLM(N2) |
| 온도상승률(℃/Min) | 10~50 | 10~50 | 10~50 |
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는, 반도체 기판에 웰을 형성할시웰의 농도가 최대한 낮도록 고려하여 웰을 형성함으로써, 웰과 고농도 접합영역 간의 항복전압을 최대한 획득하여 고전압 바이어스에 안정적으로 동작하는 전송 트랜지스터를 형성할 수 있다.
또한, 본 발명에서는, 게이트산화막의 두께를 최소한 300Å의 두께로 형성함으로써, 고전압 바이어스 인가시, 게이트산화막이 파괴되는 것을 억제하여 안정적으로 동작하는 전송 트랜지스터를 형성할 수 있다.
또한, 본 발명에서는, 저농도 접합영역을 형성하고, 후속 콘택플러그를 형성하기 위한 층간절연막을 이온주입마스크로 이용한 고농도 이온주입공정을 실시하여 고농도 접합영역을 형성함으로써, 고농도 접합영역과 웰 간의 거리를 층간절연막에 형성된 콘택홀의 너비를 통해 제어함에 따라 고농도 접합영역과 웰 간의 거리를 충분히 확보할 수 있다.
또한, 본 발명에서는, 상기 공정을 통해 고농도 접합영역과 웰 간의 거리를 충분히 확보함으로써, 고전압 바이어스에 안정적으로 동작하는 전송 트랜지스터를 형성할 수 있다.
또한, 본 발명에서는, 상기 공정을 통해 고농도 접합영역을 형성함으로써, 종래의 고농도 이온주입공정시 마스크로 이용된 게이트전극의 양측벽의 스페이서를 형성할 필요가 없어, 전체 공정을 단순화할 수 있다.
또한, 본 발명에서는, 상기 공정을 통해 고전압 바이어스에 안정적으로 동작하는 전송 트랜지스터를 형성함으로써, 메모리 셀의 프로그램 및 소거동작 효율을 개선시킬 수 있다.
Claims (17)
- (a) 구조물층이 형성된 반도체 기판에 대해, 저농도 이온주입공정을 실시하여, 상기 구조물층 사이로 노출되는 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;(b) 전체 구조 상부에 절연막을 증착한 후, 상기 저농도 접합영역의 일부가 노출되도록, 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및(c) 고농도 이온주입공정을 실시하여, 상기 콘택홀을 통해 노출되는 상기 저농도 접합영역의 일부에 고농도 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 접합영역 형성방법.
- 제 1 항에 있어서,상기 저농도 이온주입공정은, 인 또는 아세닉 이온을 이용하여 도즈량을 1E10 내지 1E13ions/cm2범위로 하고, 이온주입에너지를 50 내지 90KeV 범위로 하여 실시되는 것을 특징으로 하는 이중 접합영역 형성방법.
- 제 1 항에 있어서,상기 (a)단계후, 상기 저농도 접합영역에 대해, 퍼니스방식 또는 급속열처리방식을 이용한 열처리공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 이중 접합영역 형성방법.
- 제 3 항에 있어서,상기 퍼니스방식 및 급속열처리방식은, O2, N2또는 O2와 N2가 혼합된 혼합가스 분위기에서 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 3 항에 있어서,상기 퍼니스방식은, O2가스 분위기에서, 온도를 750 내지 950℃ 범위로 하고, 공정시간을 10분 내지 8시간 동안 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 3 항에 있어서,상기 퍼니스방식은, N2가스 분위기에서, 온도를 600 내지 950℃ 범위로 하고, 공정시간을 10분 내지 8시간 동안 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 3 항에 있어서,상기 퍼니스방식은, O2와 N2가 0.05 대 10SLM으로 혼합된 혼합가스 분위기에서, 온도를 600 내지 950℃ 범위로 하고, 공정시간을 10분 내지 8시간 동안 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 3 항에 있어서,상기 급속열처리방식은, O2가스 분위기에서, 온도 상승률을 10 내지 50℃/Min으로 하고, 최종온도를 550 내지 950℃ 범위로 하며, 공정시간을 5초 내지 10분 동안 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 3 항에 있어서,상기 급속열처리방식은, N2가스 분위기에서, 온도 상승률을 10 내지 50℃/Min으로 하고, 최종온도를 600 내지 950℃ 범위로 하며, 공정시간을 10분 내지 8시간 동안 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 3 항에 있어서,상기 퍼니스방식은, O2와 N2가 0.05 대 10SLM으로 혼합된 혼합가스 분위기에서, 온도 상승률을 10 내지 50℃/Min으로 하고, 최종온도를 600 내지 950℃ 범위로 하며, 공정시간을 10분 내지 8시간 동안 실시하는 것을 특징으로 하는 이중접합 형성방법.
- 제 1 항에 있어서,상기 고농도 이온주입공정은, 인 또는 아세닉 이온을 이용하여 도즈량을 1E12 내지 5E15ions/cm2범위로 하고, 이온주입에너지를 5 내지 40KeV 범위로 하여 실시되는 것을 특징으로 하는 이중 접합영역 형성방법.
- (a) 웰이 형성된 반도체 기판 상에 게이트전극을 형성하는 단계;(b) 저농도 이온주입공정을 실시하여, 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;(c) 전체 구조 상부에 절연막을 증착한 후, 상기 저농도 접합영역의 일부가 노출되도록, 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및(d) 고농도 이온주입공정을 실시하여, 상기 콘택홀을 통해 노출되는 상기 저농도 접합영역에 고농도 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전송 트랜지스터 형성방법.
- 제 12 항에 있어서,상기 게이트전극은, 게이트산화막과 폴리실리콘층의 적층으로 이루어진 것을 특징으로 하는 전송 트랜지스터 형성방법.
- 제 13 항에 있어서,상기 게이트산화막은, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층 또는 실리콘 산화막과 질화막의 적층 구조로 형성되는 것을 특징으로 하는 전송 트랜지스터 형성방법.
- 제 13 항에 있어서,상기 게이트산화막은, 후속 고전압 바이어스 인가시 파괴되는 것을 고려하여, 300 내지 500Å의 두께로 형성되는 것을 특징으로 하는 전송 트랜지스터 형성방법.
- 제 12 항에 있어서,상기 고농도 접합영역은, 상기 콘택홀의 너비에 의해 그 폭이 결정되는 것을 특징으로 하는 전송 트랜지스터 형성방법.
- 제 12 항에 있어서,상기 콘택홀은, 후속 상부 금속배선과 상기 고농도 접합영역을 전기적으로 접속하기 위한 콘택플러그가 형성되는 것을 특징으로 하는 트랜지스터 형성방법.
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