KR20080047489A - 마스크 롬의 제조 방법 및 그에 의해 제조된 마스크 롬 - Google Patents
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Abstract
동작 특성이 향상된 마스크 롬 제조 방법 및 그에 의해 제조된 마스크 롬을 제공한다. 마스크 롬의 제조 방법은 반도체 기판 상에 다수개의 게이트를 형성하는 단계, 다수개의 게이트 중 일부를 노출하는 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴에 의해 노출된 영역에 위치한 게이트를 소정 높이로 식각하는 단계 및 식각된 게이트 하부에 데이터 프로그램을 위한 불순물 이온을 주입하는 단계를 포함한다.
마스크 롬, 하드 마스크 패턴, 이온 주입,
Description
도 1은 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법을 차례대로 도시한 공정 순서도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법에 따라 제조되는 중간 구조물들의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 게이트 절연층
30, 32: 게이트 40: 하드 마스크
본 발명은 마스크 롬의 제조 방법에 관한 것으로, 보다 상세하게는 동작 특성이 향상된 마스크 롬의 제조 방법 및 그에 의해 제조된 마스크 롬에 관한 것이다.
마스크 롬(mask ROM)은 주문자의 요구에 따라 마스크(mask) 패턴을 이용하여 제작 시 특정한 데이터를 미리 프로그램해 놓은 롬(ROM)의 일종이다.
이러한 마스크 패턴은 특별히 제작하기 때문에 개발하는 데 많은 비용이 들지만, 마스크 롬은 주로 대량으로 생산하기 때문에 1개당 가격은 낮아진다. 따라서, 마스크 롬은 가변성이 없는 비디오 카드의 폰트 롬(font ROM), 프린터의 폰트 롬, 키보드 바이오스(BIOS) 등에 사용된다.
특정한 데이터를 프로그램하는 방법으로는 다양한 방법이 있으나, 주로 애프터 게이트 프로그램(After Gate Programming, 이하 "AGP"라 함) 방법을 사용한다.
종래의 AGP 방법은 우선 반도체 기판 상부에 게이트 절연층, 도전층 등을 형성한 후, 도전층을 패터닝하여 다수 개의 게이트를 형성한다. 이어, 게이트의 일부를 포토레지스트로 마스크한 후, 불순물 이온을 주입하여 포토레지스트에 의해 노출된 게이트에 데이터를 프로그램하게 된다.
이때, 게이트를 마스크하는 포토레지스트는 반도체 기판 상부에 불순물 이온이 도달되지 않도록 충분히 두꺼워야 한다. 이러한 포토레지스트의 두께 산포는 이온 주입의 주사 범위(projection range) 조절을 어렵게 할 뿐만 아니라, 패터닝도 용이하지 않게 않다.
이러한 주사 범위의 불균일성에 따라 셀간의 균일성(uniformity)이 악화되고, 오프 셀(off cell)/온 셀(on cell)의 간격 감소에 따른 셀 민감성(sensitivity)이 감소된다. 또한, 셀 동작의 왜곡이 발생되기 쉬워 마스크 롬에 대한 신뢰성을 감소시킨다.
이에 본 발명이 이루고자 하는 기술적 과제는, 동작 특성이 향상된 마스크 롬의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동작 특성이 향상된 마스크 롬에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법은 반도체 기판 상에 다수개의 게이트를 형성하는 단계, 상기 다수개의 게이트 중 일부를 노출하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지트 패턴에 의해 노출된 영역에 위치하는 게이트를 소정 높이로 식각하는 단계 및 상기 식각된 게이트 하부에 데이터 프로그램을 위한 불순물 이온을 주입하는 단계를 포함한다.
상기 게이트 식각 단계에서 상기 포토레지스트 패턴이 상기 게이트와 함께 식각되고, 상기 게이트는 상기 포토레지스트 패턴이 상기 불순물 이온 주입을 마스크 할 수 있는 높이로 식각되어야 한다.
이러한 게이트 식각 단계는 건식 식각 방법에 의해 수행될 수 있다.
또한, 상기 불순물 이온 주입 단계에서 상기 데이터 프로그램을 위한 불순물 이온이 주입되는 영역은 오프 셀 영역에 해당된다.
또한, 상기 게이트 형성 단계 전에 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 불순물 이온 주입 단계 후에 상기 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 마스크 롬은 반도체 기판, 상기 반도체 기판 상의 제 1 높이의 제 1 게이트 및 상기 제 1 높이보다 더 높은 제 2 높이의 제 2 게이트, 및 상기 제 1 높이의 게이트 하부에 위치한 반도체 기판 내의 이온 주입 영역을 포함한다.
또한, 상기 마스크 롬은 상기 반도체 기판과 상기 제 1 및 제 2 게이트 사이에 게이트 절연막을 더 포함할 수 있으며, 상기 제 1 및 제 2 게이트의 양측벽에 각각 정렬하여 상기 반도체 기판 내에 위치하는 소오스/드레인 영역을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세 서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 마스크 롬의 제조 방법은 낸드(NAND)형, 노아(NOR)형 마스크 롬에 적용될 수 있고, 공핍형(depletion type), 증가형(enhancement type), 공핍-증가형(depletion-enhancement type) 마스크 롬에 적용될 수 있으며, 이에 제한되 는 것은 아니다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 마스크 롬 제조 방법을 차례대로 도시한 공정 순서도이고, 도 2 내지 도 7은 본 발명의 일 실시예에 따른 마스크 롬 제조 방법에 따라 제조되는 중간 구조물들의 단면도들이다.
우선, 도 1에 도시한 바와 같이 반도체 기판 상에 게이트를 형성한다(S1).
도면에는 도시하지 않았지만, 반도체 기판 상에 셀(cell) 영역과 페리/로직(peri/logic) 영역을 형성하고, 두 영역을 구분하기 위해 소자 분리 공정을 진행한다. 소자 분리 공정은 LOCOS(LOCal Oxidation of Silicon)공정을 사용하여 FOX(Field OXide)를 형성하거나, STI(Shallow Trench Isolation)를 형성하는 것이 일반적이다. 이하에서는 셀 영역을 중심으로 설명한다.
도 2를 참조하면, 반도체 기판(10) 상에 게이트 절연층(20), 폴리실리콘층(도시하지 않음), 하드 마스크층(도시하지 않음)을 차례로 적층한다.
반도체 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI 기판을 사용하여도 무방하다. 특히, SOI 기판을 사용할 경우 DIBL(Drain Induced Barrier Lowering) 특성을 향상시키는데 유리하다. 또한, NMOS 트랜지스터의 경우에는 P형 기판을 사용하고, PMOS 트랜지스터의 경우에는 N형 기판을 사용한다.
게이트 절연층(20)은 주로 실리콘 입자와 산소 입자가 결합하여 형성된 SiO2로 이루어진다. 게이트 절연층(20)의 두께는 예를 들어 50 내지 150Å 정도이다. 게이트 절연층(20)은 습식 산화 또는 열공정을 통해서 만들어진다. 이러한 게이트 절연층(20)은 채널 영역과 게이트(30)를 절연하고, 소오스/드레인 영역(도 7의 60)과 게이트(30) 사이에 존재하는 기생 커패시턴스(capacitance)를 줄이는 역할도 한다.
폴리실리콘층( 도시하지 않음)은 패터닝되어 게이트(30)를 구성하는 것으로, 예를 들어 1000 내지 4000Å 정도의 두께, 바람직하게는 약 1500Å 정도의 두께로 증착될 수 있다. 이러한 폴리실리콘층(도시하지 않음)은 주로 도핑된(doped) 폴리실리콘을 사용한다. 도핑된 폴리실리콘은 실리콘과 PH3 혼합 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 형성하거나, 도핑되지 않는(undoped) 폴리실리콘을 증착시킨 후 이온 주입, 어닐링 등의 방법을 이용하여 도핑시켜 형성할 수 있다.
하드 마스크층(도시하지 않음)은 주로 PEOX(Plasma Enhanced OXidation) 또는 SiN을 사용한다. PEOX는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다.
이어, 하드 마스크층(도시하지 않음) 상부에 포토레지스트층(도시하지 않음)을 형성하고, 이를 패터닝하여 포토레지스트 패턴(50)을 형성한다. 도면에 도시하지 않았지만, 포토레지스트층 하부에는 반사 방지층(Bottom Anti Reflective Layer; BARC)을 더 형성할 수 있다. 반사 방지층으로는 주로 SiON을 사용할 수 있다.
다음, 포토레지스트 패턴(50)을 식각 마스크로 하여, 폴리실리콘층(도시하지 않음)과 하드 마스크층(도시하지 않음)을 차례로 패터닝하여 다수개의 게이트(30)와 하드 마스크(40)를 형성한다. 이때에는 주로 건식 에칭이 사용된다.
이어, 다수개의 게이트 중 일부를 노출하는 포토레지스트 패턴을 형성한다(도 1의 S2).
도 2에 도시한 바와 같은 포토레지스트 패턴(50)과 하드 마스크(40)를 제거한 후, 도 3에 도시한 바와 같이 다수개의 게이트(30)가 형성되어 있는 반도체 기판(10) 상에 포토레지스트층(도시하지 않음)을 형성한다. 이때, 포토레지스트층(도시하지 않음)의 두께는 후술하는 식각된 게이트(도 5의 32) 하부에 이온 주입 영역(도 5의 60)을 형성하는 동안 식각되지 않은 게이트(도 5의 30) 하부에 이온 주입을 마스크 할 정도의 두께를 가질 수 있다. 따라서, 종래의 게이트 식각 공정을 포함하지 않은 경우와 비교하여, 포토레지스트층(도시하지 않음)은 상대적으로 얇은 두께로 형성될 수 있어, 패터닝이 용이해 진다.
상술한 바와 같은 포토레지스트층(도시하지 않음)을 패터닝하여 다수개의 게이트(30) 중 일부를 노출한다. 포토레지스트 패턴(52)에 의해 노출된 영역은 후술하는 불순물 이온 주입에 의해 데이터가 프로그램될 영역이다.
다음, 노출된 게이트를 소정 높이로 식각한다(도 1의 S3).
도 4에 도시한 바와 같이, 포토레지스트 패턴(52)에 의해 노출되어 있는 게 이트(도 3의 30)를 예를 들어 건식 식각 방법으로 식각한다. 이러한 식각 공정에 의해 식각되어 상대적으로 낮은 높이를 갖는 게이트를 제 1 게이트(32)라 하고, 포토레지스트 패턴(52)에 의해 마스크되어 있는 게이트를 제 2 게이트(30)라 한다.
상술한 바와 같은 식각 공정에 의해, 포토레지스트 패턴(52)에 의해 노출되어 있는 게이트(도 3의 30)의 높이가 낮아질 뿐만 아니라, 포토레지스트 패턴(도 3의 52)의 높이도 함께 낮출 수 있게 된다. 이때, 제 1 게이트(32)의 식각 정도는 함께 식각되는 포토레지스트 패턴(54)이 후술하는 이온 주입 공정 시, 그에 의해 마스크 되어 있는 제 2 게이트(30) 하부에 위치하는 반도체 기판(10)에 이온이 주입이 되지 않을 정도의 높이로 식각되도록 하야여 한다.
상술한 바와 같이 식각에 의해 게이트(도 1의 30)의 높이를 낮추어 제 1 게이트(32)를 형성함으로서, 후술하는 데이터 프로그램을 위한 이온 주입 공정 수행 시 이온 주입 주사 범위의 조절이 용이하여 이온 주입시 산포를 줄일 수 있게 된다.
이어, 데이트 프로그램을 위한 불순물 이온 주입을 수행한다(도 1의 S4).
도 5에 도시한 바와 같이, 이온 주입은 PMOS 트랜지스터의 경우에는 보론(B) 또는 BF2 +을, NMOS 트랜지스터의 경우에는 인(P) 또는 비소(As)를 약 150KeV 정도의 에너지로, 2.0E14이온/㎠ 정도의 도즈(dose)로 주입한다. 상술한 바와 같이 불순물 이온 주입을 통해 제 1 게이트(32) 하부의 반도체 기판(10)에 이온 주입 영역(60)을 형성함으로써, 데이터가 프로그램 된다.
다음, 소오스/드레인 영역을 형성한다(도 1의 S5).
도 5의 포토레지스트 패턴(54)을 제거하고, 도 6에 도시한 바와 같이 제 1 및 제 2 게이트(32, 30)의 양측벽에 각각 정렬하여 소오스/드레인(62) 영역을 형성한다. 소오스/드레인 영역(62)은 예를 들어 NMOS 트랜지스터의 경우 비소(As) 이온을 약 40KeV 정도의 에너지로, 약 5.0E15 이온/㎠ 정도의 도즈(dose)로 이온 주입 한다.
도시하지는 않았지만, 도 5의 포토레지스트 패턴(54)을 제거하고, 제 1 및 제 2 게이트(32, 30)를 이온 주입 마스크로 하여 상대적으로 낮은 농도의 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역을 형성한 다음, 제 1 및 제 2 게이트(32, 30) 측벽에 스페이서를 형성하고, 이어 제 1 및 제 2 게이트(32, 30)와 스페이서를 이온 주입 마스크로 하여 상대적으로 높은 농도의 불순물 이온을 주입하여 소오스/드레인 영역을 형성할 수도 있다.
도 5 및 도 6에서 설명한 불순물의 종류, 주입 에너지 및 도즈는 개시된 바에 제한되지 않고, 여러 가지 상황 및 원하는 소자의 전기적 특성을 고려하여 임의대로 조절될 수 있다.
이어, 도 7에 도시한 바와 같이, 도 6의 결과물 상부에 층간 절연막(70), 금속 배선(80)을 형성한다. 층간 절연막(70)은 ILD(Inter Layer Dielectric)로도 불리며, 주로 PMD(Polysilicon Metal interlevel Dielectric)를 사용한다. 금속 배선(80)은 층간 절연막(70) 상부에 형성되며, 층간 절연막(70)에 의해 절연된다.
상술한 바와 같이 제조된 본 발명의 일 실시예에 따른 마스크 롬은 오프 셀 영역에 위치한 제 1 게이트(32)의 높이가 온 셀 영역의 제 2 게이트(30)보다 상대적으로 낮은 구조를 갖는다. 오프 셀 영역과 관련하여, 이는 게이트 하부에 불순물 이온이 주입되어 데이터 프로그램이 되어 있는 영역으로서, 채널 영역의 문턱 전압값이 게이트에 인가된 전압보다 높게 프로그램 되어 있어, 셀이 턴 오프(turn off)되면 비트 라인의 방전을 방지하여 '오프(off)'로 읽혀지는 영역에 해당한다.
본 발명의 일 실시예에 따른 마스크 롬의 제조 방법에 의해 형성된 마스크 롬은 데이터 프로그램을 위한 이온 주입 전에 게이트를 소정 높이로 식각함으로써, AGP 공정시 이온 주입의 주사 범위 조절을 원활히 할 수 있으며, 이에 따라 셀간의 균일성이 향상된다. 또한, 셀 민감성(sensitivity) 및 셀 동작에 대한 신뢰성이 향상된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 마스크 롬의 제조 방법에 따르면, AGP 공정시 이온 주입의 주사 범위를 원활하게 조절할 수 있고, 셀 간의 균일성 및 셀 민감성이 향상되며, 셀 동작의 왜곡이 줄어들게 된다.
Claims (9)
- 반도체 기판 상에 다수개의 게이트를 형성하는 단계;상기 다수개의 게이트 중 일부를 노출하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴에 의해 노출된 영역에 위치한 게이트를 소정 높이로 식각하는 단계; 및상기 식각된 게이트 하부에 데이터 프로그램을 위한 불순물 이온을 주입하는 단계를 포함하는 마스크 롬의 제조 방법.
- 제 1항에 있어서,상기 게이트 식각 단계에서 상기 포토레지스트 패턴이 상기 게이트와 함께 식각되고, 상기 게이트는 상기 포토레지스트 패턴이 상기 불순물 이온 주입을 마스크 할 수 있는 높이로 식각되는 마스크 롬의 제조 방법.
- 제 1항에 있어서,상기 게이트 식각 단계는 건식 식각으로 수행하는 마스크 롬의 제조 방법.
- 제 1항에 있어서,상기 데이터 프로그램을 위한 불순물 이온이 주입되는 영역은 오프 셀 영역 인 마스크 롬의 제조 방법.
- 제 1 항에 있어서,상기 게이트 형성 단계 전에 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하는 마스크 롬의 제조 방법.
- 제 1항에 있어서,상기 불순물 이온 주입 단계 후에 상기 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 마스크 롬의 제조 방법.
- 반도체 기판;상기 반도체 기판 상의 제 1 높이의 제 1 게이트 및 상기 제 1 높이보다 더 높은 제 2 높이의 제 2 게이트; 및상기 제 1 높이의 게이트 하부에 위치한 반도체 기판 내의 이온 주입 영역을 포함하는 마스크 롬.
- 제 7 항에 있어서,상기 반도체 기판과 상기 제 1 및 제 2 게이트 사이에 게이트 절연막을 더 포함하는 마스크 롬.
- 제 7 항에 있어서,상기 제 1 및 제 2 게이트의 양측벽에 각각 정렬하여 상기 반도체 기판 내에 위치하는 소오스/드레인 영역을 더 포함하는 마스크 롬.
Priority Applications (1)
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|---|---|---|---|
| KR1020060117280A KR20080047489A (ko) | 2006-11-25 | 2006-11-25 | 마스크 롬의 제조 방법 및 그에 의해 제조된 마스크 롬 |
Applications Claiming Priority (1)
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Family Applications (1)
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2006
- 2006-11-25 KR KR1020060117280A patent/KR20080047489A/ko not_active Application Discontinuation
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