JPH06302789A - アレーのスペース最小化方法 - Google Patents

アレーのスペース最小化方法

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JPH06302789A
JPH06302789A JP6082553A JP8255394A JPH06302789A JP H06302789 A JPH06302789 A JP H06302789A JP 6082553 A JP6082553 A JP 6082553A JP 8255394 A JP8255394 A JP 8255394A JP H06302789 A JPH06302789 A JP H06302789A
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Abstract

(57)【要約】 【目的】 半導体基板上で隣接しており、ソース、ドレ
インおよびそれらの間のゲートを含んでいる半導体デバ
イスのアレーに対するスペースを最小化する。 【構成】 第１の絶縁領域１４の形成の後に、ゲートス
タック３０が堆積され、ゲートがエッチングされる。第
２の絶縁が、半導体デバイスの間で半導体基板の中へ溝
３２をエッチングしかつ誘電体で溝３２を満たすことに
より、ゲートエッチングと同時に、またはそれに続いて
行われる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板上にトラン
ジスタのような半導体デバイスのアレーを製造する方法
に関する。一層詳細には、本発明は、半導体基板上に狭
い間隔をおいて隣接するトランジスタを絶縁するための
方法に関する。
【０００２】
【従来の技術】別々にアドレス指定することのできる複
数個のメタル‐オン‐シリコン（ＭＯＳ）電界効果トラ
ンジスタ（ＦＥＴ）がシリコンウェーハのような半導体
基板の中に作られる。デバイスの間の漏話を減ずるた
め、それらは互いに間隔をおかれなければならない。し
かし、単一の基板上のデバイスの数を増すためには、そ
れらの間隔は可能なかぎり密でなければならない。半導
体産業における過去十年間の研究の主要な目標はこれら
の矛盾する要求を調和させることであった。デバイスは
ますます小形に作られており、また可能なかぎり多数の
デバイスが単一の基板またはチップ上に作られている。
【０００３】デバイスは互いに密な間隔で作られるので
（高密度）、各デバイスの能動領域をすべての側でその
隣接デバイスから絶縁する技術が開発されてきた。トレ
ンチ絶縁と呼ばれる１つの技術では、デバイス製造プロ
セスの開始時に、開口または溝が各トランジスタデバイ
スのソース、ゲートおよびドレインを囲むシリコン基板
の中に作られ、この溝がシリコン酸化物のような誘電性
材料で満たされる。この溝はデバイスの間のバリアーを
なす。しかし、基板上のデバイスの間の横方向および水
平方向の双方にアラインメント許容差に対して余裕が設
けられなければならず、これが実際の能動領域を越えて
デバイス寸法を増す。
【０００４】別の絶縁技術では、表面酸化層が使用され
る。窒化物または他のマスクが、能動デバイスの形成さ
れるべき領域上に設けられる。例えば、ソース、ゲート
およびドレイン領域が基板のなかに形成されるべき領域
のまわりの絶縁面を郭定するべく、ホウ素イオンがマス
クされていない部分の中にチャネルストップとして注入
され、また絶縁面が酸化される（ＬＯＣＯＳ法）。しか
し、酸化物面がその後のデバイスプロセス過程の間に能
動領域内に侵入し、またチャネルストップドーパントが
その後のプロセス過程の間に能動領域内に拡散する可能
性がある。こうして、郭定されたチャネルが狭くなり、
ＦＥＴしきい電圧を増し、また電流ドライプ能力に影響
する。こうして、デバイスのプロセス過程の終了時に所
望のチャネル幅を維持するためには、このような拡散を
許すべく、チャネルは最初に所望の最終の幅よりも広く
作られなければならない。さらに、ホトレジスト‐パタ
ーニングの不可避のミスアラインメントもデバイス間の
許容差の増大を必要とし、またこうしてこのプロセスを
使用するデバイスの実装密度が減ぜられる。
【０００５】その後のプロセス過程は、トランジスタの
ゲートを形成するべくパターニングされているゲートス
タックを形成するべくゲート絶縁および導電性ポリシリ
コン、シリコン窒化物およびシリコン酸化物層の堆積を
含んでいる。それに続いて、ゲートの各側で、ゲートに
対して自己整合性があるソースおよびドレイン領域を形
成するべくシリコン基板内へのイオン注入が行われる。
現在のトランジスタは０．５μｍまたはそれ以下にする
ことのできるゲートを有し、またこうして各トランジス
タにより必要とされる基板上のスペースが最小化され
る。
【０００６】ＭＯＳトランジスタのアレーは基板の中に
形成されるべきであるので、トランジスタの列の間の距
離を、費用のかかるプロセス過程を付加することなく、
可能なかぎり小さく保つことが望ましい。
【０００７】こうして、デバイスの所望の絶縁を達成
し、しかもデバイス間のスペースの必要性を最小化し、
また既存のプロセス過程と適合する方法を開発すること
が望ましい。
【０００８】
【発明が解決しようとする課題】本発明の課題は、半導
体基板上のトランジスタのアレーの列間のスペースの必
要性を最小化するための方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の第１の面では、
トランジスタの列間のトレンチ絶縁がゲートスタックの
パターニングの間に第２の絶縁過程を付加することによ
り形成され得る。第１の従来の絶縁は隣接するトランジ
スタデバイスの間に形成され、それに続いてゲートスタ
ックの堆積が行われる。ゲートスタックは従来の仕方で
エッチングされ、それに第２の絶縁過程が続き、この第
２の絶縁はトランジスタの列の間に形成される。こうし
て、絶縁されたＭＯＳトランジスタを作るプロセスに単
一の絶縁過程を付加することにより、トランジスタの列
が絶縁され得る。それらはゲートの製造プロセスの完了
後に形成されるので、絶縁領域がゲートスタックの形成
に先立って形成される場合に必要とされるような許容差
の付加は必要とされない。
【００１０】本発明の他の面では、隣接するトランジス
タの間およびトランジスタの列の間の双方の絶縁がゲー
トスタックの形成後に行われ得る。
【００１１】本発明のさらに他の面では、共通ソースお
よびドレイン領域を必要とする回路、たとえばインバー
タ形式の回路またはゲインメモリセルを有するメモリセ
ルアレーにおいて、第２の絶縁プロセスが、スペーサと
して使用されるシリコン酸化物またはシリコン窒化物に
対して選択的なエッチング技術を使用して、スペーサ層
を有するゲートスタックに対して自己整合が行われるよ
うに行われ得る。再び、デバイス間の許容差が考慮に入
れられる必要はなく、また隣接するＭＯＳトランジスタ
およびトランジスタの列は最小デザインルールでスペー
スを定められ得る。
【００１２】
【実施例】従来のトレンチ絶縁方法が図１〜５に詳細に
示されている。図１において、シリコンウェーハ１０の
表面は、表面から汚染物および粒子を除去するべく、既
知の仕方で清浄化されている。浅いトレンチ絶縁技術を
使用して絶縁領域を形成するべく、ホトレジスト１２の
層が置かれ、パターニングされる。ウェーハは、標準的
なホトリトグラフィおよびエッチング技術を使用して、
開口１３を形成するべくエッチングされる。ホトレジス
ト１２は除去され、シリコン酸化物が例えばＣＶＤまた
はＰＥＣＶＤデポジションにより開口の中に堆積され
る。表面が次いで例えば化学的機械的研磨により平坦化
かつ清浄化され、図２に示されているように能動デバイ
スを絶縁するべく誘電体で満たされた溝１４を残す。
【００１３】次いで図３に示されているように、ゲート
酸化物層１６、ｎドープされた導電性ポリシリコン層１
８、ケイ化物層２０、シリコン窒化物層２２および酸化
物層２４を順次堆積させることによりゲートが形成され
る。このゲートスタックは次いでホトレジストおよびエ
ッチング技術により、ゲート酸化物層１６のエッチング
有りまたは無しで、シリコン酸化物層２４、シリコン窒
化物層２２、ケイ化物層２０、ポリシリコン層１８を通
じて構造化される。その結果としてのゲート３０の構造
が図４に示されている。
【００１４】トランジスタのソースおよびドレイン領域
がシリコンウェーハ１０の中にイオン注入され、ソース
およびドレイン漏れ電流を最小化するべくそれぞれソー
スおよびドレイン領域３４、３６の中にドーパントレベ
ルを形成するべく最適化される。ソースおよびドレイン
領域はこうしてゲート領域の縁と整合され、各トランジ
スタに対する最小の寸法を達成する。しかし、隣接する
トランジスタの間のトレンチ領域は、上記のプロセス過
程がそれらの形成に続いて完了された後に最終の絶縁ま
たはチャネル領域が所望の幅であるように水平方向およ
び横方向の双方にスペースをおかれなければならない。
こうして、たとい各個のトランジスタが小さいとして
も、隣接するトランジスタの間のスペースは、ゲート形
成過程の間の変化に順応するべく十分な許容差余裕を含
むべく大きくなければならない。これらの付加される許
容差は図５のレイアウト中に矢印により示されている。
【００１５】本発明の方法では、従来の方法での第１の
絶縁領域１４の形成の後に、ゲートスタック３０が堆積
され、ゲートがエッチングされる。第２の絶縁は、トラ
ンジスタの間でシリコンの中へ溝３２をエッチングしか
つ誘電体で溝を満たすこと（図６参照）により、もしく
は既知の仕方でチャネル領域を形成するべく露出された
シリコン表面を酸化させることにより、ゲートエッチン
グと同時に、またはそれに続いて行われる。こうして許
容差は図６中に矢印により示されているように垂直方向
に第１の絶縁の場合には設けられなければならないけれ
ども、水平方向のデバイスの間の絶縁はゲートと整合し
ており、またミスアラインメントに対する付加の許容差
または余裕が加えられる必要はない。こうして結果とし
て得られるアレーは隣接トランジスタの間で水平方向に
はるかに密なスペースを有し、それによりシリコン基板
の中に作られ得るデバイスの数が増す。
【００１６】本発明の他の実施例では、第１および第２
の絶縁過程は共に、ゲートスタック３０が堆積されかつ
ゲートがエッチングされた後に行われ得る。図７には、
結果として得られるトランジスタのアレーが示されてい
る。再び、許容差はトランジスタの列間で１つの方向に
のみ設けられればよく、隣接トランジスタの間には設け
られなくてよい。
【００１７】知られているように、表面またはトレンチ
酸化が絶縁領域を形成するための選択された方法である
とき、第１および第２の絶縁過程の双方の後に得られる
絶縁領域の絶縁特性は、酸化前に絶縁領域の中へチャネ
ルストップをイオン注入することにより高めることがで
きる。
【００１８】シリコン酸化物またはシリコン窒化物スペ
ーサ層は、それがゲインメモリセルまたはＥＥＰＲＯＭ
の製造に使用されるとき、ゲートスタックの側壁の上に
形成される。そのとき酸化物または窒化物スペーサ層は
組み合わされたゲートスタックおよび平坦化されたダイ
オードの側壁に沿って形成される。次いで第２の絶縁プ
ロセスが、ゲート導体の間のスペース全体がアラインメ
ント許容差を補償するのに利用され得るように、横方向
に行われる。こうして、このような場合、水平方向の許
容差も横方向の許容差も隣接デバイスの間に設けられる
必要はなく、またトランジスタは、パターニング装置の
最小分解能のみにより制限され、オーバーレイ精度およ
び許容差によりもはや制限されない最小デザインルール
を使用してスペースを定めることができる。
【００１９】図８はゲートスタックの側壁に沿ってスペ
ーサ４０を有するデバイスのアレーのレイアウトの平面
図であり、許容差が隣接デバイスの間にもデバイスの隣
接する列の間にも設けられる必要はない。
【００２０】本発明を特定の実施例およびプロセス過程
のシーケンスについて説明してきたが、プロセス過程の
シーケンスおよび製造されるデバイスの形式に関して種
々の変更が本発明の範囲内で行うことができる。
【図面の簡単な説明】
【図１】トランジスタアレーを製造するための従来のプ
ロセス過程の断面図。
【図２】トランジスタアレーを製造するための従来のプ
ロセス過程の断面図。
【図３】トランジスタアレーを製造するための従来のプ
ロセス過程の断面図。
【図４】トランジスタアレーを製造するための従来のプ
ロセス過程の断面図。
【図５】従来のトランジスタアレーの製造のために必要
とされるレイアウトの平面図。
【図６】本発明の実施例で得られるレイアウトの平面
図。
【図７】本発明の他の実施例で得られるレイアウトの平
面図。
【図８】本発明のさらに他の実施例で得られるレイアウ
トの平面図。
【符号の説明】
１０ シリコンウェーハ １２ ホトレジスト層 １３ 開口 １４ 溝 １６ ゲート酸化物層 １８ ポリシリコン層 ２０ ケイ化物層 ２２ シリコン窒化物層 ２４ 酸化物層 ３０ ゲートスタック ３２ 溝 ３４ ソース領域 ３６ ドレイン領域 ４０ スペーサ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上で隣接しており、ソース、
    ドレインおよびそれらの間のゲートを含んでいる半導体
    デバイスのアレーに対するスペースの必要性を最小化す
    るための方法において、ゲートのパターニングの後にデ
    バイスの間に絶縁領域を形成する過程を含んでいること
    を特徴とするアレーのスペース最小化方法。
  2. 【請求項２】 第１の絶縁領域が前記ゲートの形成に先
    立って前記半導体基板の中に形成され、第２の絶縁領域
    が前記ゲートのパターニングに続いて形成されることを
    特徴とする請求項１記載の方法。
  3. 【請求項３】 絶縁領域が隣接するデバイスの間で前記
    半導体基板の中に形成され、他の絶縁領域がゲートのパ
    ターニングに続いて前記デバイスの列の間で前記半導体
    基板の中に形成されることを特徴とする請求項１記載の
    方法。
  4. 【請求項４】 ゲートが形成された後に、スペーサ層が
    その側壁に沿って形成され、また絶縁領域がその後に前
    記半導体基板の中に形成されることを特徴とする請求項
    １記載の方法。
  5. 【請求項５】 前記ゲートが、シリコン酸化物の層、導
    電性ポリシリコンの層、ボリケイ化物の層およびシリコ
    ン窒化物の層を含んでいるゲートスタックを含んでいる
    ことを特徴とする請求項１記載の方法。
  6. 【請求項６】 前記第１の絶縁領域が前記半導体基板の
    中に溝をエッチングし、誘電性材料で溝を満たすことに
    より作られることを特徴とする請求項２記載の方法。
  7. 【請求項７】 前記誘電性材料がシリコン酸化物である
    ことを特徴とする請求項６記載の方法。
  8. 【請求項８】 前記第１の絶縁領域がソースおよびドレ
    イン領域のまわりに前記半導体基板の表面に沿ってフィ
    ールド酸化物層を形成することにより作られることを特
    徴とする請求項２記載の方法。
  9. 【請求項９】 前記半導体基板の表面が、酸化に先立っ
    てチャネルストップを形成するべくイオン注入されるこ
    とを特徴とする請求項８記載の方法。
JP6082553A 1993-03-30 1994-03-28 アレーのスペース最小化方法 Pending JPH06302789A (ja)

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US4031993A 1993-03-30 1993-03-30
US08/040319 1993-03-30

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EP (1) EP0618616B1 (ja)
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KR (1) KR100310512B1 (ja)
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