JPS61102750A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61102750A JPS61102750A JP59225174A JP22517484A JPS61102750A JP S61102750 A JPS61102750 A JP S61102750A JP 59225174 A JP59225174 A JP 59225174A JP 22517484 A JP22517484 A JP 22517484A JP S61102750 A JPS61102750 A JP S61102750A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、埋込ゲートを有する横型静電誘導トランジス
タ（横型５ＩＴ）または接合型電界効果トランジスタ（
ＪＦ、ＥＴ）を複数個同一半導体基板に集積化する際の
素子間分離構造に特徴をもつ半導体装置に関する。
タ（横型５ＩＴ）または接合型電界効果トランジスタ（
ＪＦ、ＥＴ）を複数個同一半導体基板に集積化する際の
素子間分離構造に特徴をもつ半導体装置に関する。
（従来の技術）
従来の横型５ＩＴ（またはＦＥＴ）の素子間分離構造を
従来の半導体装置を例にして説明する。
従来の半導体装置を例にして説明する。
第３図は従来の半導体装置の断面図およびその平面図で
ある。
ある。
図において１０１はソース、１０２はドレイン、１０３
は表面１１１１ゲート、１０４はチャンネル領域、１０
５は埋込ゲートである。
は表面１１１１ゲート、１０４はチャンネル領域、１０
５は埋込ゲートである。
Ｎ＋領桟１０６は埋込ゲート接続用および、ソース１０
１、トレイン１０２とｐ’り離領域１０７のチャンネル
カット用のＮ＋領領域ある。
１、トレイン１０２とｐ’り離領域１０７のチャンネル
カット用のＮ＋領領域ある。
従来のこの種の構造ではソースｌｏｔ、ドレイン１０２
の周囲をＮ＋領［５１０６で囲み、またそのさらに外側
をＰ、＋領域１０７で囲む必要があるため、分離に多く
の面積を必要とし、集積度を上げることが困難であった
。
の周囲をＮ＋領［５１０６で囲み、またそのさらに外側
をＰ、＋領域１０７で囲む必要があるため、分離に多く
の面積を必要とし、集積度を上げることが困難であった
。
一方、Ｎ＋の埋込ゲート１０５を形成後にチャンネル領
域等を形成するためのエピタキシャル成長工程で、パタ
ーンがある方向にずれてしまうパターンシフトが起こる
。
域等を形成するためのエピタキシャル成長工程で、パタ
ーンがある方向にずれてしまうパターンシフトが起こる
。
そのため、次のマスク合せパターン焼付（フォトエツチ
ング）工程で、すくなくとも数μｍ以上の誤差を見込む
必要があり、微細化による集積度向上にも限界があった
。
ング）工程で、すくなくとも数μｍ以上の誤差を見込む
必要があり、微細化による集積度向上にも限界があった
。
（発明の目的）
本発明の目的は、埋込ゲートををする横型静電誘導トラ
ンジスタ（横型５ＩＴ）または接合型電界効果トランジ
スタ（ＪＦＥＴ）を複数個同一半導体基板に集積化する
際の素子間分離構造に改良を施し、集積度を向上させる
ことができる半導体装置を提供することにある。
ンジスタ（横型５ＩＴ）または接合型電界効果トランジ
スタ（ＪＦＥＴ）を複数個同一半導体基板に集積化する
際の素子間分離構造に改良を施し、集積度を向上させる
ことができる半導体装置を提供することにある。
（発明の構成）
前記目的を達成するために本発明による第１の半導体装
置は、横型静電誘導トランジスタまたは接合型電界効果
トランジスタにおいて、埋込ゲート領域層と、前記埋込
ゲート領域層の上位に位置するチャンネル層と、前記チ
ャンネル層表面に第１の方向に間隔を保って形成された
ソースまたはドレインを形成する領域と、前記ソースま
たはドレインを形成する領域の間に形成された表面ゲー
トおよび埋込コンタクトと、前記ソースまたはドレイン
を形成する領域を前記第１の方向に略直角方向に分割し
前記埋込ゲート領域層を貫通する誘電体分離領域とから
構成されている。
置は、横型静電誘導トランジスタまたは接合型電界効果
トランジスタにおいて、埋込ゲート領域層と、前記埋込
ゲート領域層の上位に位置するチャンネル層と、前記チ
ャンネル層表面に第１の方向に間隔を保って形成された
ソースまたはドレインを形成する領域と、前記ソースま
たはドレインを形成する領域の間に形成された表面ゲー
トおよび埋込コンタクトと、前記ソースまたはドレイン
を形成する領域を前記第１の方向に略直角方向に分割し
前記埋込ゲート領域層を貫通する誘電体分離領域とから
構成されている。
前記構成によれば、第１の方向に多数の横型静電誘導ト
ランジスタまたは接合型電界効果トランジスタを集積で
きる。
ランジスタまたは接合型電界効果トランジスタを集積で
きる。
前記目的を達成するために本発明による第２の半導体装
置は、横型静電誘導トランジスタまたは接合型電界効果
トランジスタにおいて、埋込ゲート領域層と、＋’＋ｉ
ｊ記埋込ゲート領域屓の上位に位置するチャンネル層と
、前記チャンネル層表面に第１の方向に間隔を保って前
記第１の方向に直角方向に帯状に形成されたソースまた
はドレインを形成する領域と、前記ソースまたはドレイ
ンを形成する領域の間に形成された帯状の表面ゲートと
、前記各帯状の表面ゲートに沿って形成された埋込コン
タクトと、前記ソースまたはドレインを形成する領域を
前記第１の方向に略直角方向に分割し前記埋込ゲート領
域層を貫通する第１の誘電体分離領域と、前記第１の誘
電体分離領域に直交し分割された領域に埋込コンタク］
・が存在するように前記埋込ゲート領域層を貫通する第
２の誘電体分離領域とから構成されている。
置は、横型静電誘導トランジスタまたは接合型電界効果
トランジスタにおいて、埋込ゲート領域層と、＋’＋ｉ
ｊ記埋込ゲート領域屓の上位に位置するチャンネル層と
、前記チャンネル層表面に第１の方向に間隔を保って前
記第１の方向に直角方向に帯状に形成されたソースまた
はドレインを形成する領域と、前記ソースまたはドレイ
ンを形成する領域の間に形成された帯状の表面ゲートと
、前記各帯状の表面ゲートに沿って形成された埋込コン
タクトと、前記ソースまたはドレインを形成する領域を
前記第１の方向に略直角方向に分割し前記埋込ゲート領
域層を貫通する第１の誘電体分離領域と、前記第１の誘
電体分離領域に直交し分割された領域に埋込コンタク］
・が存在するように前記埋込ゲート領域層を貫通する第
２の誘電体分離領域とから構成されている。
前記構成によれば面的に、多数の横型静電誘導トランジ
スタまたは接合型電界効果トランジスタを集積できる。
スタまたは接合型電界効果トランジスタを集積できる。
（実施例）
以下、図面等を参照して本発明をさらに詳しく説明する
。
。
第１図は本発明による半導体装置の第１の実施例を示す
工程図および平面図である。
工程図および平面図である。
この実施例はＰチャンネルＰ型半導体基板を用いる半導
体装置について示されている。
体装置について示されている。
（ａ） Ｐ型基板の全面あるいは、横型５ＩＴ（また
はＦＥＴ）を形成する部分を含む領域にＮ＋領域１５を
形成し、その上にエピタキシャル成長によりＰ型Ｆｔ１
４を形成する。
はＦＥＴ）を形成する部分を含む領域にＮ＋領域１５を
形成し、その上にエピタキシャル成長によりＰ型Ｆｔ１
４を形成する。
この場合、各素子の埋込Ｎ＋ゲート部（Ｎ＋領域１５）
は後の工程で分離されるので、パターンの位置精度は通
常のエピタキシャル成長によるパターンずれが数μｍ程
度なら全く問題ない。
は後の工程で分離されるので、パターンの位置精度は通
常のエピタキシャル成長によるパターンずれが数μｍ程
度なら全く問題ない。
（ｂｌ Ｐ＋のソース、ドレイン領域１１、埋込Ｎ＋
ゲートコンタクト領域１６、表面Ｎ＋ゲート６１１１３
を形成する。
ゲートコンタクト領域１６、表面Ｎ＋ゲート６１１１３
を形成する。
（Ｃ１素子間の領域の半導体基板を、Ｐ＋ソース、トレ
インおよび埋込Ｎ＋ゲー） （Ｎ＋＋域１５）を通し
て、はぼ矩形状に１〜３μｍ幅でエツチングし、その部
分を主として５ｉ０２等の誘電体を用いて充填し誘電体
分離領域１９を形成して素子間を分離する。
インおよび埋込Ｎ＋ゲー） （Ｎ＋＋域１５）を通し
て、はぼ矩形状に１〜３μｍ幅でエツチングし、その部
分を主として５ｉ０２等の誘電体を用いて充填し誘電体
分離領域１９を形成して素子間を分離する。
前記構成によれば、素子周辺部をＮ＋領領域よびＰ＋領
域で囲う必要がなく、分離帯としては１〜３μｍ幅程度
しか必要としないため、従来に比べ、分離領域の面積が
少なくとも１０分の１以下にできる。
域で囲う必要がなく、分離帯としては１〜３μｍ幅程度
しか必要としないため、従来に比べ、分離領域の面積が
少なくとも１０分の１以下にできる。
また、埋込エピタキシャル成長によるパターンずれによ
るマスク合せ誤差を無視できること、およびソース、ト
レイン領域に対する分離領域形成のためのマスク合せ精
度がそれほど厳しくないので、より微細化することも可
能である。
るマスク合せ誤差を無視できること、およびソース、ト
レイン領域に対する分離領域形成のためのマスク合せ精
度がそれほど厳しくないので、より微細化することも可
能である。
次にシリコンＰチャンネル横型ＳＩＴを例にしてその製
造工程をより具体的に説明する。
造工程をより具体的に説明する。
第２図はシリコンＰチャンネル横型ＳＩＴの製造工程を
示す略図である。
示す略図である。
ｔｅｌ Ｐ型（１１１）面、不純物濃度１０１４〜１
０１７／ｃｍ３程度のシリコン基板３１に全面または選
択的にその一部にＳｂ、Ａｓ等の不純物を１０１８〜１
０２０ ／ｃｍ″３程度添加し、Ｎ＋埋込屓３２を形成
する。
０１７／ｃｍ３程度のシリコン基板３１に全面または選
択的にその一部にＳｂ、Ａｓ等の不純物を１０１８〜１
０２０ ／ｃｍ″３程度添加し、Ｎ＋埋込屓３２を形成
する。
このＮ＋＋込層３２はシリコン基板に５ｂ２０３、Ａ３
２０３等の膜を被着させ、１０００℃〜１２ｏ ｏ ’
ｃの高温で熱拡散するが、３ｂ”、Ａｓ”等のイオンを
イオン注入により添加、アニールすることにより形成す
る。
２０３等の膜を被着させ、１０００℃〜１２ｏ ｏ ’
ｃの高温で熱拡散するが、３ｂ”、Ａｓ”等のイオンを
イオン注入により添加、アニールすることにより形成す
る。
（ｂｌ シリコン基板全面に１Ｏ１２〜１０” ／ｃ
ｍ’程度の不純物濃度で４〜８μｍ程度の厚さにＰ型の
エピタキシャル層３３を形成する。
ｍ’程度の不純物濃度で４〜８μｍ程度の厚さにＰ型の
エピタキシャル層３３を形成する。
このエピタキシャルＦｉ３３は、３ｉＣｊ！４を原料と
して、８２ Ｈ，ガスをＰ型不純物であるＢの添加用と
して加え、１１００−１２００°Ｃ程度の高温で成長さ
せる。
して、８２ Ｈ，ガスをＰ型不純物であるＢの添加用と
して加え、１１００−１２００°Ｃ程度の高温で成長さ
せる。
（Ｃ１シリコン基板全面を９００℃〜１０００℃の湿酸
素中で酸化し、０．４〜０．８μｍの厚さのＳｉ○６膜
３４全３４する。そしてフォトエツチングにより、５ｉ
ｎ２股３４に窓あけを行い、ｐｏｃｐ８等を用いて酸化
性雰囲気９００〜１１００ ’ｃにてＰを拡散ドライブ
インし、不純物濃度１０１８〜１０”／ｃｍ３のＮ＋埋
込Ｒコア’；’クト３５を１！？乙。
素中で酸化し、０．４〜０．８μｍの厚さのＳｉ○６膜
３４全３４する。そしてフォトエツチングにより、５ｉ
ｎ２股３４に窓あけを行い、ｐｏｃｐ８等を用いて酸化
性雰囲気９００〜１１００ ’ｃにてＰを拡散ドライブ
インし、不純物濃度１０１８〜１０”／ｃｍ３のＮ＋埋
込Ｒコア’；’クト３５を１！？乙。
（ｒｌｌ ソ＝ｔ ｔ・エツチングにより、同様にＳ
ｉｎ、に窓あけを行い、ＢＢ ｒ３等を用いて酸化性雰
囲気９００〜１１００℃にて、Ｂを拡散ドライブインし
、不１屯ＩＡＡ＋７Ａ＜度１０１″〜１０２°／ｃｆｆ
Ｉ３、深さ２〜３ ｐ ｍのソース、トレイン領域３６
を形成する。またフォトエツチングにより同様にＳ ｉ
Ｏ２に恋あけを行ない、Ｐ ＯＣｌ 、にょる熱拡散
（工程ｆｃ）と同様）、またはＰ＋、ΔＳ＋などのイオ
ン注入およびトラーｆブインにより深さ１〜３μｍ１不
純物ｌ・２度１０” 〜１０” ／ｃｍ” （７）Ｎ＋
表表面−１・３７を形成する。
ｉｎ、に窓あけを行い、ＢＢ ｒ３等を用いて酸化性雰
囲気９００〜１１００℃にて、Ｂを拡散ドライブインし
、不１屯ＩＡＡ＋７Ａ＜度１０１″〜１０２°／ｃｆｆ
Ｉ３、深さ２〜３ ｐ ｍのソース、トレイン領域３６
を形成する。またフォトエツチングにより同様にＳ ｉ
Ｏ２に恋あけを行ない、Ｐ ＯＣｌ 、にょる熱拡散
（工程ｆｃ）と同様）、またはＰ＋、ΔＳ＋などのイオ
ン注入およびトラーｆブインにより深さ１〜３μｍ１不
純物ｌ・２度１０” 〜１０” ／ｃｍ” （７）Ｎ＋
表表面−１・３７を形成する。
ｔｅｌ フォトエツチングにより分離領域の部分の５
ｉ０−に１〜３μｍ幅で几ありを行い、５ｉ０２をマス
クとして、Ｓｉ基板を反応性イオンエッチ ゛ングによ
り、５〜９μ−ｍの深さに溝３８を形成しＮ＋＋込層下
のＰ型基板３１を露出させる。
ｉ０−に１〜３μｍ幅で几ありを行い、５ｉ０２をマス
クとして、Ｓｉ基板を反応性イオンエッチ ゛ングによ
り、５〜９μ−ｍの深さに溝３８を形成しＮ＋＋込層下
のＰ型基板３１を露出させる。
ここに反応性イオンエツチングは、真空槽にＳｉ基板を
入れ、数パスカルのＣＣ７！４＋０２ガスを１３．５６
ＭＨ２，１５０Ｗの高周波電力を印加し、プラズマを発
生させ、異方性のエツチングを行いサイドエツチングの
ない、はぼ垂直の側壁を得る。
入れ、数パスカルのＣＣ７！４＋０２ガスを１３．５６
ＭＨ２，１５０Ｗの高周波電力を印加し、プラズマを発
生させ、異方性のエツチングを行いサイドエツチングの
ない、はぼ垂直の側壁を得る。
（ｆｌ 前工程でエツチングした表面に１ｏｏｏ〜３
０００人熱酸化膜を形成した後、モノシランの熱分解（
〜６００℃）によるＣＶＤによりポリシリコン３９によ
り溝の充填を行う。その後、工程（ｅｌで用いたと同じ
装置で、数１０パスカルのＣＦ。
０００人熱酸化膜を形成した後、モノシランの熱分解（
〜６００℃）によるＣＶＤによりポリシリコン３９によ
り溝の充填を行う。その後、工程（ｅｌで用いたと同じ
装置で、数１０パスカルのＣＦ。
＋０２ガスで表面のポリシリコンのみをエツチング除去
する。
する。
（ｇ） シリコン基板全体を再び酸化した後フォトエ
ツチングにより５ｉＯｐにコンタクトホールをあけ、Ａ
ｐ等を蒸着し、フォトエツチングにより電極４０を形成
する。また裏面にもＡｕ等を蒸着し電極４１を形成後３
００〜５００°ＣでＡｊ２． Ａｕ等を基板と合金する
。
ツチングにより５ｉＯｐにコンタクトホールをあけ、Ａ
ｐ等を蒸着し、フォトエツチングにより電極４０を形成
する。また裏面にもＡｕ等を蒸着し電極４１を形成後３
００〜５００°ＣでＡｊ２． Ａｕ等を基板と合金する
。
（変形例）
なお本発明の具体的実施例として、Ｐチャンネルの素子
について示したが同様にＮチャンネルの素子についても
応用できるものである。
について示したが同様にＮチャンネルの素子についても
応用できるものである。
（発明の効果）
前述のように本発明によれば、分離帯として非常に幅の
狭い領域しか必要としないので、集積度の向上が可能で
ある。
狭い領域しか必要としないので、集積度の向上が可能で
ある。
さらに、埋込エピタキシャルによるパターンシフト誤差
が無視できること、およびソース、ドレイン領域を切り
込むように分離領域を設けるので、このマスク合せ精度
も皺しくなくより微細化、集櫃化が可能である。
が無視できること、およびソース、ドレイン領域を切り
込むように分離領域を設けるので、このマスク合せ精度
も皺しくなくより微細化、集櫃化が可能である。
また、本発明に用いた誘電体分離は、第３図に示す従来
の接合分離に比べ、寄生容量が極めて小さく抑えられる
ので、素子の動作速度の高速化や低消費電力化など、特
性面での向上も十分可能である。
の接合分離に比べ、寄生容量が極めて小さく抑えられる
ので、素子の動作速度の高速化や低消費電力化など、特
性面での向上も十分可能である。
第１図は本発明による半導体装置の基本的な構成例を示
す工程図および平面図である。 第２図は本発明による半導体装置のより詳細な実施例を
示す工程図である。 第３図は従来の半導体装置の断面図およびその平面図で
ある。 １１・・・Ｐ＋のソース、ドレイン領域１３・・・表面
Ｎ＋ゲート領域 １４・・・Ｐ型層 １５・・・Ｎ＋領領 域６・・・埋込Ｎ＋ゲートコンタクト領域１９・・・誘
電体分離領域 ３１・・・シリコン基板 ３２・・・Ｎ＋埋込層 ３３・・・Ｐ型エピタキンヤル屡 ３４・・・５ｉ０２膜 ３５・・・Ｎ１埋込屡コンタクト ３６・・・ソース、ドレイン領域 特許出願人 浜松ホトニクス株式会社 代理人 弁理士 井 ノ ロ 壽 才１図 才２図 才２図 才３図
す工程図および平面図である。 第２図は本発明による半導体装置のより詳細な実施例を
示す工程図である。 第３図は従来の半導体装置の断面図およびその平面図で
ある。 １１・・・Ｐ＋のソース、ドレイン領域１３・・・表面
Ｎ＋ゲート領域 １４・・・Ｐ型層 １５・・・Ｎ＋領領 域６・・・埋込Ｎ＋ゲートコンタクト領域１９・・・誘
電体分離領域 ３１・・・シリコン基板 ３２・・・Ｎ＋埋込層 ３３・・・Ｐ型エピタキンヤル屡 ３４・・・５ｉ０２膜 ３５・・・Ｎ１埋込屡コンタクト ３６・・・ソース、ドレイン領域 特許出願人 浜松ホトニクス株式会社 代理人 弁理士 井 ノ ロ 壽 才１図 才２図 才２図 才３図
Claims (2)
- （１）横型静電誘導トランジスタまたは接合型電界効果
トランジスタにおいて、埋込ゲート領域層と、前記埋込
ゲート領域層の上位に位置するチャンネル層と、前記チ
ャンネル層表面に第１の方向に間隔を保って形成された
ソースまたはドレインを形成する領域と、前記ソースま
たはドレインを形成する領域の間に形成された表面ゲー
トおよび埋込コンタクトと、前記ソースまたはドレイン
を形成する領域を前記第１の方向に略直角方向に分割し
前記埋込ゲート領域層を貫通する誘電体分離領域どから
構成したことを特徴とする半導体装置。 - （２）横型静電誘導トランジスタまたは接合型電界効果
トランジスタにおいて、埋込ゲート領域層と、前記埋込
ゲート領域層の上位に位置するチャンネル層と、前記チ
ャンネル層表面に第１の方向に間隔を保って前記第１の
方向に直角方向に帯状に形成されたソースまたはドレイ
ンを形成する領域と、前記ソースまたはドレインを形成
する領域の間に形成された帯状の表面ゲートと、前記各
帯状の表面ゲートに沿って形成された埋込コンタクトと
、前記ソースまたはドレインを形成する領域を前記第１
の方向に略直角方向に分割し前記埋込ゲート領域層を貫
通する第１の誘電体分離領域と、前記第１の誘電体分離
領域に直交し分割された領域に埋込コンタクトが存在す
るように前記埋込ゲート領域層を貫通する第２の誘電体
分離領域とから構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225174A JPS61102750A (ja) | 1984-10-26 | 1984-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225174A JPS61102750A (ja) | 1984-10-26 | 1984-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102750A true JPS61102750A (ja) | 1986-05-21 |
Family
ID=16825108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225174A Pending JPS61102750A (ja) | 1984-10-26 | 1984-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854112A (en) * | 1993-03-30 | 1998-12-29 | Siemens Aktiengesellschaft | Transistor isolation process |
| JP2006108232A (ja) * | 2004-10-01 | 2006-04-20 | Denso Corp | Ｊ−ｆｅｔ |
-
1984
- 1984-10-26 JP JP59225174A patent/JPS61102750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854112A (en) * | 1993-03-30 | 1998-12-29 | Siemens Aktiengesellschaft | Transistor isolation process |
| JP2006108232A (ja) * | 2004-10-01 | 2006-04-20 | Denso Corp | Ｊ−ｆｅｔ |
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