TW299475B - - Google Patents
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Description
經濟部中央標準局貝工消費合作社印製 A6 B6 五、發明説明(,) 本發明係有關一種半導體陣列裝置的製造,像在半導 體基板上的電晶體。更特別地,本發明係有關於一種隔 離半導體基板上相鄰的,緊密間隔的電晶體的方法。 發明背晷 大多數金臑氣化物(矽)場效電晶體是在半導體基板, 像矽薄片,内製造的,它可被分別標定位置。為了減少 裝置間的串音,須將它們彼此間隔開;然而,為了要增 加單一基板上裝置的數目,它們又必須盡可能接近。在 過去十年,半導體工業中研究的主要目標已反映出這些 互相衝突的需求。裝置被做得越來越小,而單一基板上 或晶Η上的裝置刖盡可能多做。 對於裝置間放在一起較接近(高密度)的情況,過去已 發展出一套技術,将每一裝置的有效面積與其各邊鄰近 裝置互相隔離。其中一個技術,稱為槽隔離法,在裝置 處理的開始,將一開口,或槽做在矽基板内,每一電晶 體裝置的源極,閘極和汲極區域附近,並且將槽内填充 介電質,像氧化矽。此槽是做為装置間的界牆。然而, 在基板上裝置間側向和水平方向皆須允許有排列容許限 度(alignment tolerances},因而每個裝置所需的尺寸 均超過其實際有效面積。 另一替代的隔離技術,採用表面氣化層。將氮化物或 其他覆罩放在工作装置被形成的區域之上;例如將硼離 子植入非覆罩部份,作為一溝道調整裝置,以定出基板 内形成的源極,閘極和汲極區域附近的隔離區域,而此 隔離區域是被氣化過的(L 0 C 0 S方法)。然而,氣化區域 在随後的裝置過程中可能侵蝕有效面積,而渠道調整裝 -3 - 本紙張尺度適用中國國家標準(CNS)甲4规格(210X297公釐) …裝—………訂……—線 {請先閲讀背面之注意事項再填寫本頁) 五、發明説明( A6 B6 此界 因臨 。壓 積電 面的 效體 有晶 Lv\ 鬣 1/. tpBT 散效 擴場 會 了 中加 驟增 步這 曰二 理 , 處了 的窄 後變 隨道 在渠 劑的 塗出 浸定 置所 束終成 結最阻 程比光 過得 , it .二· 理做其 處須尤 置必 。 裝初象 在最現 了在散 為道擴 以渠種 所 ,此 。度許 能寬允 性道以 動渠 , 驅的寬 流要為 電所度 繼持寬 影維的 巨能要 值時所 度限 許 容 的 C 需低 所降 間會 置度 裝密 了il 加裝 增的 也置 排裝 錯法 的方 免此 避用 可採 不此 時因 型而 化 體 氮晶 E ,flur 體成 矽形 聚以 的型 電成 導被 和 它 緣 , 絶層 極« 閘極 置閘 放成 括形 包以 程層 製矽 的化 鑛氧 後和 矽 極體 源晶 成電 形的 箸型 接新 , 最 邊 。 兩的 極排 閘自 上是 板極 基閘 矽於 入對 植相 子它 -¾¾ , 將域 。區 極極 閘汲 的和 基 此 因 而 小 還 米 。 徹小 5最 ]至 減 隔 間 的 需 ο 所 到體 做晶 ’ 1 極每 閘上 其板 比 或 小 米 徹 小 很 持 維 能 可 儘 tt 離 距 的 ο Μ 間 為體 。 因晶程 電製
於 成 形 傜 列 _ 體 晶 S 排 各 將 要 需 内 板 基 的 外 額 貴 昂 需 不 但 ,處 緣的 絶有 的現 要與 所法 間方 置此 裝 , MU 、 0 得最 以至 ,減 法隔 。 方間的 種的容 一 需相 展所能 發間是 得置驟 _ 倌 g 步要 所Μ處明 但理發 (請先閲讀背面之注意事項再填窝本頁) 裝 .訂 經濟部中央樣準局員工消費合作社印製 各體步 列晶緣 陣電絶 體排二 晶各第 電為一 上點加 板一增 基第 , 體明間 導發期 半本型 將。成 ,小層 法最« 方至閘 種減在 一 隔藉 供間可 提的緣 明需絶 發所槽 本間的 排間 本紙張尺度適用中國國家榣準(CNS)甲4規格(210X297公釐) 299475 A6 B6 經濟部t央樣準局員工消费合作社印製 五、發明説明(A ) 驟來形成。一種傳統的第一絶線形成於相鄰的電晶體裝 置間,接著放置閘《層。再以傳統的樣式蝕刻閛叠層, 接箸進行第二絶線步驟,此第二絶緣係形成於各排電晶 體之間。因此藉增加-單-絶緣步驟到製造絶緣MOS晶體 的製程中,而此絶緣因為是在閘極製程完成之後,各排 電晶體可被絶緣而不需要容許限度。若在閛叠層形成之 前處理絶線區域,則需加入此容許限度。 本發明第二點為,相鄰的電晶體之間和各排電晶體之 間的絶緣可在閛極叠層形成之後完成。 本發明第三點為,需要一共同的源搔和汲極區域的電 路,例如,變頻器式電路或具有增益型記億元的記億元 陣列。可完成第二絶緣過程,以使電路相對於閛極叠層 為自排的,具有一間隔層,再採用一對氧化矽或氮化矽 有選擇性的蝕刻技術作為一些間隔。 又,裝置間的容許限制不須列入考慮,且相鄰的Μ 0 S 電晶體和各排電晶體可以最小設計規則來間隔。製圖簡説 第1〜4圖以横斷面説明以前製造電晶體陣列技術的製 程步驟。 第5 _以前製造電晶體陣列所需的佈線平面圖。 第6圖本發明方法一具體實施例的佈線平面圖。 第7 _本發明方法另一具體實施例的佈線平面圖。 第8圖本發明方法再另一具體實施例的佈線平面圖。 :二 (.....................................................................................裝......................訂.....................線 {諳先閲讀背面之注意事項再#窵本買一 本紙張尺度遑用中國國家椹準(CNS)甲4规格(210X297公釐) 經濟部中央樣準局貝工消费合作社印製 A6 B6 五、發明説明(4 ) 發11明— 第丨到5圖中有以前的槽隔離方法的詳細説明。參看 第1圖,矽薄片10的表面以已知的方法清潔,除去表面 的污染物和粒子。採用淺槽絶緣技術形成絶緣區域,放 下光阻層1 2 ,並成型。採用標準的光版印刷法和蝕刻技 術將薄Η蝕刻形成開口 13。除去光阻層12,並將氣化矽 置放在各開口上,例如藉C V D或P E C V D置放法。然後將表 面整平和清潔,所用的方法例如化學機械的抛光,留下 介電質填充槽14以與工作装置絶緣,如第2圖所示。 現在閘極藉由連鑛地放置閘極氧化層1 6,一 η型摻雜 的導電聚矽層1 8 , — S夕化物層2 0,一氮化矽層2 2和一氧 化層2 4,示於第3圖中。然後籍光阻和蝕刻技術蝕刻穿 過氣化矽層24,氮化矽層22矽化物層20,聚矽層18,蝕 刻或不蝕刻閘極氣化層1 6,以建造閘極璺層。閘極3 0最 終的結構示於第4圖。 電晶體源極和汲極區域是將離子植入矽薄Η 1 〇 ,經最 佳化分別在源極和汲極區域形成一些摻雜劑層,使源極 和汲極區域的漏電減至最小。因此源極和汲極區域與閘 極區域的邊緣排列在一起,使每一電晶體達到最小的尺 寸。然而,相鄰的電晶體間的槽絶緣必須在水平和横向 皆間隔開,以致於最後的絶緣或溝道區域在上述製程它 們成形完成之後,有所要的寛度。因此,即使每一個別 的電晶體很小,相鄰的電晶體之間的間隔必須相當大, {請先閲讀背面之注意事項再填窝本頁) 裝 .訂 -線 本紙張尺度遑用中國國家標準(CNS)甲4规格(210x297公釐) 經濟部中央標準局貝工消费合作社印製 A6 B6_ 五、發明説明(X ) 以包括-容許限度的邊緣,並足以容納閘極製程各步驟 中的變化。這些增加的容許寬限度在第5圖中的佈線圖 中以箭頭指示出來。 在本發明的方法中,以傳統的方法形成第一絶緣區1 4 之後,置放閘極疊層3 0 ,且將閘極蝕刻。可藉由蝕刻槽 3 2進入電晶體間的矽並以介電質填充入槽中,見第6圖 ,或藉由已知的方式氧化一曝露的矽表面形成一溝道區 域,以與閘極蝕刻同時或隨後來完成第二絶緣區域。因 此雖然在第一絶緣的情況中,垂直方向須給容許寬限度 如第6圖箭頭所示,裝置間水平方向的絶緣與閛極排列 在一起而不需額外的容許寬限度或錯排的允許度,因此 最後形成的陣列,相鄰的電晶體間在水平方向有較接近 的間距,而增加了矽基板内裝置的數目。 根據本發明另一具體實施例,第一和第二絶緣步驟皆 可在閘極叠層30己被置放及閛極蝕刻之後進行。第7圖 為最終的電晶體陣列平面圆;又,R須在一個方向,即 各排電晶體間,預留容許寛眼度,但在相鄰的電晶體間 不須預留。 眾所週知,當選擇了表面或槽氣化來形成絶緣區域, 在第一和第二絶緣步驟之後所得的絶綠區域的絶緣性質 可藉由在氣化之前,以離子植入術將渠道調整裝置植入 絶緣區中。 當用於製造增益型記憶元或EEPROMs,其中一種氣化 .....................................................................................裝 ..........玎.....................線 {請先閲讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家棋準(CNS)甲4規格(210x297公釐) 經濟部中央櫺準局貝工消费合作社印製 A6 B6 五、發明説明(fc ) 物或一氮化物隔層是沿著結合閘極叠層和平向二極體的 側壁處理時在閘極叠層的側壁上形成氣化矽或氮化矽隔 層的。然後在横向進行第二絶緣步驟,以使閘極導體間 整値間隔可被用來補償排列容許寬限度。因此在這樣的 情況中,相毗鄰的裝置間不須預留側向和橫向的容許寬 限度,而電晶體可採用最小設計規則來間隔,此規則只 被成型設備的最小分解度所限制,而不再被重蠱精確性 和容許寬限度作限制。 第8圖為裝置陣列的佈線平面圖,沿著閛極疊層的側 壁有隔層4 0 ,且其中不須於相毗鄰的裝置間和相鄰的各 排裝置間預留容許寬限度》 雖然本發明是以特殊的具體實施例和連缠的製程步驟 來説明,在連鑲的製程步驟中可以做各種不同的變化, 而所製成的裝置型式,並不違反本發明的本質,皆包含 於本發明中。 本發明的範圍是以附加的申請專利範圍來定義。 {請先閲讀背面之注意事項再填窝本頁) 裝 -訂 -線 -8 - 本紙張尺度遑用中國國家揉準(CNS)甲4規格(210x297公釐)
Claims (1)
- i/ % 妙 ί • 1— .----- «.} 8 888 ABCD 經濟部中央標準局員工消費合作社印製 々、申請專利範圍 ' 1j 第83101301號「電晶體隔離方法」專利案 (85年4月修正) 申請專利範圍 1. 一種將基板上半導體裝置陣列所需的間隔減至最小的方 法,每一半導體裝置包括一源極,一汲極和其間之閘極 叠層,包括: a) 形成第一絕緣區域以隔離相鄰之装置, b) 依序沈積一聚矽層,一矽化物層和一保護1在該基 板上且以蝕刻該依序排列之各層而形成一閘極疊靥之陣 列,及 c) 在與閘極對齊之各排裝置之間形成第二絕緣區域。 2. —種將基板上半導體装置陣列所需的間隔減至最小的方 法,每一半導體裝置包括一源極,一汲搔和其間之閘極 叠餍,包括: a) 依序沈積一聚矽餍,一矽化物層和一保護層在該基 板上, b) 以蝕刻該依序排列之各層而形成一 W極疊層之陣列, c) 在每一該蘭極叠層之側壁上形成一隔層,及 d) 在各排裝置之間形成第二絕緣區域,該第二絕緣區 域和該側壁隔曆對齊。 3. —種將半導醴基板上相鄰半導醱裝置之陣列所需的間隔 減至最小的方法,每一該半導體裝置包括一源極,一汲 本紙張尺度適用中國國家標準(CNS ) Μ規格(210 X 297公釐) ---------^ II (請先閱讀背面之注意事項再填寫本頁) 訂 申請專利範圍 A8 Β8 C8 D8 區 緣 絕 之 向 平 一 第 成 形 上 邊 側 : 1 括任 包之 , 域 極區 鬧置 之裝 間該 其在 和a) 極 域 ir及 Π Γ te域 at區 Da ·'f· ( 極 型 汲 成 及 及 極 積 源 沈 之 間 齊 之 對 域 極 區 閘 緣 該 絕 和 該 成 在;形 b))Bc) ft 極 閘 後 成 形 極 0 閘 域於 匾中 緣其 絕, 二法 第方 之之 齊項 對 3 極肩 該範 和利 成專 形誚 d)申 如 上 板 基 該 在 域 匾 綠 絕 後 其 成 形 壁 側 之 極 閘 1 每 沿 〇 1成 隔形 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS > A4規格(210 X 297公釐〉
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US4031993A | 1993-03-30 | 1993-03-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW299475B true TW299475B (zh) | 1997-03-01 |
Family
ID=21910354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW083101301A TW299475B (zh) | 1993-03-30 | 1994-02-17 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5854112A (zh) |
EP (1) | EP0618616B1 (zh) |
JP (1) | JPH06302789A (zh) |
KR (1) | KR100310512B1 (zh) |
AT (1) | ATE221254T1 (zh) |
DE (1) | DE69431012T2 (zh) |
TW (1) | TW299475B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102356815B1 (ko) | 2013-11-14 | 2022-01-27 | 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 | 갭-충전 방법 |
JP6014110B2 (ja) | 2013-12-23 | 2016-10-25 | ダウ グローバル テクノロジーズ エルエルシー | ギャップ充填方法 |
US9324604B2 (en) | 2014-07-04 | 2016-04-26 | Rohm And Haas Electronic Materials Llc | Gap-fill methods |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4914390B1 (zh) * | 1969-10-29 | 1974-04-06 | ||
JPS6041470B2 (ja) * | 1976-06-15 | 1985-09-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
NL164109C (nl) * | 1977-06-08 | 1980-11-17 | Ballast Nedam Groep Nv | Baggervaartuig. |
US4373248A (en) * | 1978-07-12 | 1983-02-15 | Texas Instruments Incorporated | Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like |
JPS5737830A (en) * | 1980-08-19 | 1982-03-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
JPS5771144A (en) * | 1980-10-21 | 1982-05-01 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5861672A (ja) * | 1981-10-09 | 1983-04-12 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 |
CA1186808A (en) * | 1981-11-06 | 1985-05-07 | Sidney I. Soclof | Method of fabrication of dielectrically isolated cmos device with an isolated slot |
JPS58165341A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | 半導体装置の製造方法 |
JPS5976472A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
JPS59148360A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
US4679303A (en) * | 1983-09-30 | 1987-07-14 | Hughes Aircraft Company | Method of fabricating high density MOSFETs with field aligned channel stops |
JPS61102750A (ja) * | 1984-10-26 | 1986-05-21 | Hamamatsu Photonics Kk | 半導体装置 |
JPS6231177A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | 不揮発性半導体記憶装置 |
US4737828A (en) * | 1986-03-17 | 1988-04-12 | General Electric Company | Method for gate electrode fabrication and symmetrical and non-symmetrical self-aligned inlay transistors made therefrom |
EP0368097A3 (en) * | 1988-11-10 | 1992-04-29 | Texas Instruments Incorporated | A cross-point contact-free floating-gate memory array with silicided buried bitlines |
IT1227989B (it) * | 1988-12-05 | 1991-05-20 | Sgs Thomson Microelectronics | Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione |
JPH0775243B2 (ja) * | 1989-02-22 | 1995-08-09 | 株式会社東芝 | 半導体装置の製造方法 |
JPH088313B2 (ja) * | 1989-07-25 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
US4968900A (en) * | 1989-07-31 | 1990-11-06 | Harris Corporation | Programmable speed/power arrangement for integrated devices having logic matrices |
IT1236601B (it) * | 1989-12-22 | 1993-03-18 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione. |
US5039625A (en) * | 1990-04-27 | 1991-08-13 | Mcnc | Maximum areal density recessed oxide isolation (MADROX) process |
IT1243303B (it) * | 1990-07-24 | 1994-05-26 | Sgs Thomson Microelectronics | Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione |
US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
JP2833323B2 (ja) * | 1992-02-18 | 1998-12-09 | 日本電気株式会社 | 半導体装置 |
JPH05299414A (ja) * | 1992-04-20 | 1993-11-12 | Sharp Corp | 半導体装置における素子分離酸化膜の形成方法 |
US5350706A (en) * | 1992-09-30 | 1994-09-27 | Texas Instruments Incorporated | CMOS memory cell array |
JP3431198B2 (ja) * | 1993-02-26 | 2003-07-28 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US5633187A (en) * | 1995-09-22 | 1997-05-27 | United Microelectronics Corporation | Process for fabricating read-only memory cells |
US5679602A (en) * | 1996-01-29 | 1997-10-21 | United Microelectronics Corporation | Method of forming MOSFET devices with heavily doped local channel stops |
US5763309A (en) * | 1996-06-24 | 1998-06-09 | Macronix International Co., Ltd. | Self-aligned isolation and planarization process for memory array |
US5766992A (en) * | 1997-04-11 | 1998-06-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Process for integrating a MOSFET device, using silicon nitride spacers and a self-aligned contact structure, with a capacitor structure |
-
1994
- 1994-02-17 TW TW083101301A patent/TW299475B/zh not_active IP Right Cessation
- 1994-03-03 AT AT94103189T patent/ATE221254T1/de not_active IP Right Cessation
- 1994-03-03 EP EP94103189A patent/EP0618616B1/en not_active Expired - Lifetime
- 1994-03-03 DE DE69431012T patent/DE69431012T2/de not_active Expired - Lifetime
- 1994-03-28 JP JP6082553A patent/JPH06302789A/ja active Pending
- 1994-03-30 KR KR1019940006492A patent/KR100310512B1/ko not_active IP Right Cessation
-
1995
- 1995-11-21 US US08/563,882 patent/US5854112A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR940022796A (ko) | 1994-10-21 |
DE69431012D1 (de) | 2002-08-29 |
JPH06302789A (ja) | 1994-10-28 |
US5854112A (en) | 1998-12-29 |
KR100310512B1 (ko) | 2001-12-15 |
EP0618616A2 (en) | 1994-10-05 |
ATE221254T1 (de) | 2002-08-15 |
EP0618616B1 (en) | 2002-07-24 |
EP0618616A3 (en) | 1997-09-10 |
DE69431012T2 (de) | 2002-11-28 |
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