KR19990071677A - 판독 전용 메모리 셀 어레이 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 물질로 구성되고, 메인 표면(3)에 배열된 메모리 셀을 가지는 기판(1)을 구비한 판독 전용 메모리 셀에 관한 것이다. 각각의 메모리 셀은 소오스 영역(8), 드레인 영역(17,18), 채널 영역, 게이트 유전층(11) 및 게이트 전극(13)을 구비한 적어도 하나의 MOS 트랜지스터를 포함한다. 상기 드레인 영역(17,18)은 비트 라인(25,29)에 접속되며, 게이트 전극(13)은 워드 라인(26,27)에 접속되고, MOS 트랜지스터(T1,T2)는 기판(3)의 메인 영역(3)에서 시작하여 소오스 영역(8)에 까지 확장되는 트랜치(7)에 의해 형성된다. 본 발명은 MOS 트랜지스터(T1,T2)의 트랜치(7)의 측벽(9,10)이 기판(10)의 메인 표면(3)에 대해 약 45° 내지 80°의 각으로 배열되고 MOS 트랜지스터의 프로그래밍을 설정하기 위해 미리 정해진 레벨의 도전성의 도핑 물질을 사용하여 도핑된다.

Description

판독 전용 메모리 셀 어레이 및 그의 제조 방법

본 발명은 판독 전용 메모리 셀, 및 반도체 물질로 이루어지고 메인 영역에 있어서 셀 필드에 배열된 메모리 셀을 가지는 ROM 셀의 제조 방법에 관한 것이며, 상기 각각의 메모리 셀은 소오스 영역, 드레인 영역 및 채널 영역, 게이트 유전층 및 게이트 전극을 가지는 적어도 하나의 MOS 트랜지스터를 가지며, 상기 드레인 영역은 비트 라인에 접속되고, 게이트 전극은 워드 라인에 접속되고, 상기 MOS 트랜지스터는 기판의 메인 영역에서 시작하여 소오스 영역에까지 이르는 트랜치에 의해 형성된다.

이같은 ROM 셀 장치 및 그의 제조 방법은 예를 들어 본 발명에서 참조문으로 인용된 동 출원인의 P 44 34 725 호 및 P 44 37 581의 특허 출원서에 개시되었다. ROM는 많은 전자 시스템내에서 데이터를 기억하기 위해 사용된다. 데이터가 디지털 형태로 영구적으로 기입되는 이같은 메모리는 특히 실리콘과 같은 반도체 물질에 기초하여 집적된 구조물인 실리콘 회로로서 구현되며, 여기에서 MOS 트랜지스터는 메모리 셀로서 사용된다. 독출 동안, 각각의 메모리 셀은 워드 라인에 접속된 MOS 트랜지스터의 게이트 전극을 통해 선택된다. 각각의 MOS 트랜지스터의 입력은 기준 라인에 접속되고 출력은 비트 라인에 접속된다. 독출 동작 동안, 전류가 트랜지스터를 통해 흐르는 지의 여부가 평가된다. 논리 값 0 및 1은 저장된 데이터에 상응하여 할당된다. 상기 ROM 내에 0 및 1을 저장하는 것은, 트랜지스터를 통해 어떠한 전류도 흐르지 않는 상태에 할당된 논리 값이 저장되는 메모리 셀 내에 어떠한 MOS 트랜지스터도 생성되지 않거나 비트라인과의 어떠한 도전적 접속도 구현되지 않는다는 기술적인 조건에 영향을 받는다. 대안적으로, 채널 영역의 상이한 이온 주입에 기인한 상이한 문턱 전압을 가지는 MOS 트랜지스터가 두 개의 논리 값에 대해 상응하여 구현될 수 있다. 이같은 실리콘 메모리는 각각의 메모리 셀에 대해 본질적으로 최소의 면적을 요구하는 평면형 구조를 가지며, 상기 최소 면적은 약 4F²내지 8F²으로 F는 개별적인 기술을 사용하여 제조될 수 있는 최소의 크기를 나타낸다. 1-㎛ 기술의 경우, 평면형 판독 전용 실리콘 메모리는 약 0.14bit/㎛²의 저장 밀도로 한정된다.

본 발명의 목적은 ROM 셀 장치 및 반도체 기판 상에 ROM 셀 장치를 제조하는 방법을 제공하는 것이며, 상기 ROM 셀 장치 및 상기 방법은 메모리 셀의 고실장 밀도 및 고수율과 관련하여 더욱 간단하고 더욱 비용 효율적인 제작에 기여한다.

상기 목적은 청구항 1항에 따른 ROM 셀 장치 및 청구항 11 및 청구항 21항에 따른 방법에 의해 달성된다.

본 발명에 따라, MOS 트랜지스터의 트랜치의 측벽은 기판의 메인 영역에 대해 약 45° 내지 80°의 각으로 배열되고, MOS 트랜지스터의 프로그래밍을 정의하기 위해 미리 정해진 도전성 도핑 물질을 사용하여 도핑된다.

본 발명의 특히 바람직한 실시예에 있어서, 기판의 메인 영역에 대해 MOS 트랜치 측벽의 각은 약 70° 내지 80°이다. 본 발명의 트랜치의 측벽을 비스듬하게 한 결과에 따라, 트랜치 트랜지스터의 프로그래밍은 바람직하게 이온 주입에 의해, 제작 및 공작 처리 조건 면에서 보다 더 간단하게 달성될 수 있으며, 이에 따라 보다 더 비용 효율적이 되며, 공지된 수직 구조의 트랜치 트랜지스터와 비교하여, 단순히 약간 증가된 메모리 셀 영역 및 이에 따라 약간 감소된 메모리 셀의 실장 밀도를 수용할 필요가 있다. 대조적으로, 트랜치내에 수직 구조의 MOS 트랜지스터에 있어서, 이온 주입에 의한 프로그래밍 동안, 기판 표면에 대해 직각으로 유도되는 이온 주입 빔을 효과적으로 측벽에 도달시키는 것은 어렵다. 이러한 이유로 인해, 일반적으로 수직 구조의 트랜지스터의 경우에 단지 트랜치의 바닥에만 적절하게 이온주입되며, 이온 주입은 부가적으로 이온 주입 동안에 사용되는 일반적으로 약 1 내지 2㎛의 두께를 가지는 포토 마스크에 기인한 셰이딩 문제점의 영향을 받기 쉽다. 본 발명에 따라, 트랜치 트랜지스터의 비스듬한 측면 경사면에 이온주입하는 것도 역시 가능하며 이의 결과로서, 트랜치 트랜지스터의 문턱 전압이 매우 간단하고 매우 정확한 방식으로 설정될 수 있다.

본 발명의 다른 바람직한 실시예에 있어서, 두 개 이상의 MOS 트랜지스터가 각각의 트랜치 내에 형성될 수 있으며, 트랜치의 두 개 이상의 측면 경사면을 두 개 이상의 연속된 단계에서 수행되는 마스킹을 사용한 이온 주입을 통해 서로 개별적으로 설정하는 것이 가능하다. 이러한 방식으로, 특히 두 개의 MOS 트랜지스터가 하나의 트랜치내에 형성될 수 있으며, 상기 트랜지스터는 트랜치의 두 측벽을 상이하게 도핑시키므로써 다르게 프로그래밍될 수 있다. 이러한 경우, 하나의 트랜치내에 형성된 두 개의 MOS 트랜지스터는 각각 공통 소오스 영역 및 공통 게이트 영역을 가진다.

게다가, 본 발명에 빠른 장치 및 본 발명에 따른 방법에 의해, 트랜지스터에 두 개의 논리 상태(0,1)를 사용하여 이진 설정을 할당하는 것뿐만 아니라, 이온 주입을 개선하여 다수 값의 논리 상태, 특히 4개-값 상태 논리를 가지는 상태 논리로부터 미리 정해진 논리 상태를 할당하는 것이 가능하다.

게이트 유전층이 특히 ONO 형성 물질을 포함하는 1 회 전기적 프로그램 가능한 메모리(소위 OTP(One-Time programmable ) 메모리)의 제조와 또 대안으로서 게이트 유전층이 특히 게이트 산화물을 포함하는 마스크-프로그램 가능 판독 전용 메모리(소위 마스크 프로그램 가능 ROM)의 제조 모두에 본 발명은 적합하다.

ROM 셀 장치를 제조하기 위하여, 제 1 도핑 영역 및 제 2 도핑 영역이 제 1 도전형, 예를 들어 n⁺타입으로 도핑된 실리콘 기판내에 형성된다. 제 1 도핑된 영역은 상기 제 1 도전형과 상반되는 제 2 도전형, 예를 들어 p 타입으로 도핑되며, 바람직하게 전체 셀 필드에 걸쳐 연장된다. 이것들은 상응하여 연장된 트로프(trough)로서 그리고 전체 기판 상부의 연속 층으로서 형성될 수 있다. 메모리 셀 필드의 각 트랜치는 메인 영역에서 시작하여 제 1 도핑 영역의 총 깊이에 걸쳐 아래로 연장되어 다소 제 1 도전 타입의 실리콘 기판의 영역 내부까지 도달한다. 이러한 방식으로, 제 1 도전 타입의 기판 영역은 메모리 셀 필드의 모든 트랜치 트랜지스터에 대한 공통 소오스 영역으로 사용될 수 있다.

제 2 도핑 영역은 예를 들어 n⁺타입의 제 1 도전 타입으로 도핑되고 기판의 메인 영역에 인접한다. 상기 제 2 도전 영역은 트랜치 트랜지스터의 드레인 접속으로 동작하고, 메모리 셀의 비트 라인에 전기적으로 접속된다.

게다가, 평행으로 뻗어 있는 다수개의 절연 영역은 직접적으로 메인 영역에 평행인 스트립형 단면을 가지며 전체 셀 필드 상부에 걸쳐 뻗어 있다. 이러한 절연 영역은 상기 메인 영역에서 시작하여 제 1 도핑 영역에까지 이르며, 각각의 메모리 셀의 전기적 절연을 위해 사용된다.

바람직하게 메모리 셀은 행 및 열로 배열된다. 하나의 절연 영역이 각각 두개의 열 사이에 배열된다. 메모리 트랜지스터의 게이트 전극이 접속된 워드 라인은 상기 절연 영역에 대해 가로지르는 방향으로 뻗어 있다.

바람직하게 절연 영역은 인접한 절연 영역 사이의 거리가 절연 영역의 폭과 본질적으로 동일하도록 한 간격과 폭을 가지고 형성될 수 있다. 게다가, 메모리 트랜지스터를 위한 트랜치는 절연 영역의 폭과 동일한, 메인 영역에 대해 수평인 단면에서 측정되는 선형의 치수를 가진다. 이것은, 절연 영역의 폭과 동일한 측면 길이를 가지는 사각의 기저 영역을 가지는 절단된 피라미드 또는 절연 영역의 폭에 해당하는 기저 영역을 가지는 절단된 원뿔형과 닮은, 트랜지스터를 위한 트랜치가 형성된다는 것을 의미한다. 메모리 셀 트랜치의 기저 영역의 교차 중심점은 각각 절연 영역의 중심에 대해 오프세트되어 배열된다.

실시예에 있어서, 절연 영역의 폭이 사용된 기술에 의해 제조될 수 있는 최소의 구조물 크기(F)와 동일하도록 형성된다면, 메모리 셀에 의해 요구된 면적은 2F²가 된다. 본 발명의 실시예는, 정렬의 정확성은 항상 제조될 수 있는 최소 구조물 크기(F)보다 양호하다는 점을 이용한다. 이에 따라 1-㎛ 기술의 경우, 사각으로 4㎛²의 면적을 가지는 메모리 셀을 제조하는 것이 가능하며, 결과적으로, 약 0.25bit/㎛²의 저장 밀도가 달성될 수 있다.

본 발명의 다른 개량물에 있어서, 제 2 도핑 영역 또는 MOS 트랜지스터의 드레인 영역에 국부적 상호 접속이 할당되도록 할 수 있으며, 상기 국부적 상호 접속은 전기적으로 드레인 영역에 접속되고, 적어도 전기적으로 게이트 전극을 절연시키는 게이트 절연 층 상부 및 MOS 트랜지스터에 인접하여 배열된 절연층 상부의 영역에 배열된다. 표준에 의거하여, 지출 및 이에 따른 ROM 셀 장치의 제작에 대한 경비를 크게 증가시키지 않고, 메모리 셀의 실장 밀도를 더욱 증가시키는 것을 가능하게 한다. 상기 국부적 상호 접속은 어느 정도까지 매몰되는 트랜지스터의 드레인 영역을 위한 콘택 지점이 형성되는 것을 가능하게 하여, 이의 결과로서 메모리 셀의 게이트와 절연 에지에 대한 비트 라인의 전기적 접속을 위한 콘택 홀의 어떠한 오버랩도 제로가 될 수 있으며, 이에 따라 실장 밀도가 증가될 수 있다. 이러한 경우, 국부적 상호 접속은 드레인 영역의 콘택 접속을 넓히고, 후에 형성되어 제조 규정된 소정의 폭을 가진 콘택 홀의 바닥 영역으로서 배열된다. 전기적으로 도전성의 국부적 상호 접속은 바람직하게 폴리실리콘, 폴리사이드 또는 실리사이드를 포함하는 물질로 이루어지며, 이것은 바람직하게 CVD 방법을 사용하여 증착된다. 본 발명에 따른 상기 방법과 대조적으로, 종래의 ROM 셀 장치에 있어서, 상당한 폭을 가지는 콘택 홀이 본 공정에 의존하여 정확한 지점에 안정적으로 위치될 수 있도록 하기 위해, 소위 LOCOS층의 충분한 폭은 약 0.3F의 크기로 제조 규정된 공차에 따라 지정되어야 한다.

메모리 셀 장치의 셀 필드를 제조하는 동안에 기판상의 주변에 메모리 셀 장치를 구동시키기 위한 MOS 트랜지스터를 동시에 형성하는 것도 본 발명의 범주에 속한다. 주변에서의 MOS 트랜지스터의 게이트 산화물 및 게이트 전극은 이러한 경우, 셀 필드 내의 게이트 산화물 및 게이트 전극과 동일한 과정을 사용하여 형성될 수 있다.

본 발명의 추가 특징, 유용성 및 방법들은 첨부된 도면을 참조한 실시예의 상세한 설명에서 유래한다.

본 발명은 판독 전용 메모리(Read-Only Memory : ROM) 셀 및 반도체 물질로 이루어지고 메인 영역에는 셀 필드에 배열된 메모리 셀이 포함된 판독 전용 메모리 셀의 제조 방법에 관한 것이다.

도 1은 소위 박스 절연층에 의해 절연 영역을 한정한 후, 본 발명의 제 1 실시예에 따라, p/n⁺실리콘 웨이퍼 상에 형성되는 ROM 셀 장치의 개략적인 단면도를 도시한다.

도 2는 트랜치의 측벽이 기판의 메인 영역에 대해 약 75°의 각으로 형성된 트랜치를 에칭한 이후, 웨이퍼의 개략적인 단면도를 도시한다.

도 3은 트랜치 트랜지스터의 문턱 전압 및 평면형 주변 트랜지스터의 문턱 전압, 게이트 산화물 또는 ONO 형성을 정의하고 게이트 폴리실리콘의 증착 및 SiO₂층으로 덮고 이방성 에칭으로 구조화한 이후, 웨이퍼의 개략적인 단면도를 도시한다.

도 4는 재산화(reoxidation), LDD(Lightly Doped Drain) 이온 주입 및 스페이서 형의 단계 및 이온 주입에 의한 소오스/드레인 영역을 정의한 이후, 웨이퍼의 개략적 단면도를 도시한다.

도 5는 SiO₂또는 TEOS 층의 증착 및 콘택을 형성할 소오스/드레인 영역을 개구한 이후, 웨이퍼의 개략적 단면도를 도시한다.

도 6은 국부적 상호 접속을 위한 폴리실리콘 층을 증착하고, 도핑 및 구조화한 이후에, 웨이퍼의 개략적인 단면도를 도시한다.

도 7은 국부적 상호 접속을 완성한 이후, 본 발명의 제 1 실시예에 따른 ROM 셀의 개략적인 평면도를 도시한다.

도 8a 및 도 8b는 대각선으로 뻗어 있는 비트 라인을 갖는 메모리 셀 장치의 개략적인 평면도를 도시한다.

도 9a 및 도 9b는 지그재그형으로 뻗어 있는 비트 라인을 갖는 메모리 셀 장의 개략적인 평면도를 도시한다.

제 1 도핑 영역은 예를 들어 1×10¹⁹cm^-3의 도펀트 농도를 갖는 n⁺도핑된 단결정 실리콘으로 이루어진 기판(1) 상에 형성된다. 제 1 도핑 영역(2)은 예를 들어 5×10¹⁶cm^-3의 도펀트 농도를 갖는 예를 들어 p-도핑된다.(도 1 참조) 제 1 p-도핑된 영역(2)은 보론을 사용한 예를 들어 전체 영역 또는 마스킹된 이온 주입 또는 CVD 에피택시에 의한 인시투(in situ) p-도핑되는 층의 성장에 의해 형성된다. 제 1 도핑 영역(2)은 메인 영역(3)을 가지며, 상기 메인 영역(3)에 대해 수직으로 측정된 두께, 예를 들어 0.5㎛ 내지 1㎛인 두께를 가진다. 메모리 셀 필드(5)의 정의 및 주변 영역(6) 내에 배열된 회로로부터 절연을 위한 절연 영역(4)은 메인 영역(3)에 제공된 마스크를 사용하여 형성될 수 있으나, 간략화를 위해 상세하게 도시되지는 않았으며, 상기 절연 영역(4)은 메인 영역(3) 상부에 스트립형으로 뻗어 있으며, 메인 영역(3)에서 시작하여, 제 1 도핑 영역(2)내에까지 부분적으로 도달한다. 상기 절연 영역(4)은 예를 들어 SiO₂섬으로 이루어진다.

간략화를 위해 상세하게는 도시되지 않았으나, 메인 영역(3)에 제공된 트랜치 마스크를 사용하여, 이방성 드라이 에칭 공정을 사용한 트랜치(7)의 제조가 이어진다. 상기 트랜치(7)는 셀 필드(5)가 형성되는 기판(1) 부분에서 상기 메인 영역(3) 상부에 스트립형 방식으로 뻗게 된다. 트랜치(7)는 예를 들어 약 0.5㎛ 내지 약 1㎛의 깊이를 가진다. 트랜치는 기판(1)의 n⁺도핑된 영역(8) 내에까지 이른다. 상기 메인 영역(3)과는 평행으로, 상기 트랜치(7)는 예를 들어 0.6㎛의 최소 구조물 크기(F) 폭과 예를 들어 100㎛의 길이를 가진다. 셀 필드(5)의 영역에 있어서, 예를 들어 16,000개의 트랜치가 서로에 이어 평행으로 배열된다. 인접한 트랜치(7) 사이의 거리는 또한 예를 들어 0.6㎛의 최소 구조물의 크기이다. 트랜치(7)는 측벽(9,10)이 수직 보다는 75°의 각으로 형성되도록 에칭된다.(도 2 참조) 이러한 에칭은 개별적인 드라이 에칭 또는 예를 들어 KOH에 의한 것과 같은 이방성 화학적 에칭의 파라미터를 적절하게 설정하므로써 실현될 수 있다.

이후, 트랜치 트랜지스터(T1,T2) 및 셀 필드(5) 외각의 주변 영역(6) 내에 위치된 평면형 트랜지스터(T3)의 문턱 전압은 이온 주입 단계에 의해 정의된다. 이러한 목적을 위해, 적합한 이온 주입 마스크가 각각 메인 영역(3)에 제공되고, 구조화되며, 상기 트랜지스터는 이온 주입 양의 적합한 선택에 따라 설정된다. 이러한 경우, 하나의 트랜지스터내의 복수의 이온 주입을 실시하는 것을 가능하게 하며, 이에 따라, 복수 값의 메모리 셀, 예를 들어 4-값 메모리 셀의 제조를 가능하게 한다. 이온 주입은 예를 들어 보론을 사용하여 수행될 수 있으며, 이온 주입 에너지는 예를 들어 25keV가 되며, 주입 량은 예를 들어 1×10¹²cm^-3이 되는 것이 가능하다.

이어, 마스크-프로그램된 독출 메모리의 경우에는 게이트 산화물의 형성이 이어지고 또한 OTP ROM의 경우에는 ONO 형성이 이어진다. 게이트 산화물을 형성하는 경우, 열적 산화가 예를 들어 750℃에서 수행되며, 이온 주입 마스크가 제거된다. 게이트 산화물(11)은 본 공정에서 노출된 실리콘 표면 상에 형성된다. 게이트 산화물(11)은 트랜치(7)의 측벽(9,10) 및 바닥(12)을 형성하는 노출된 실리콘 상부에 형성되고 주변 영역(6)에서는 제 1 도핑 영역(2)의 노출된 표면 상부에 형성된다. 상이하게 도핑하기 때문에, 트랜치(7)내의 게이트 산화물(11)은 기판(1)의 표면 상에서 보다 더 작은 두께로 형성된다. 연속하여 예를 들어 도핑된 폴리실리콘으로 형성된 도전 층(13)이 전체 영역 상부에 증착된다. 상기 도전층(13)은 본질적으로 등각의 에지 커버링을 가지고 증착된다. 도전층(13)의 두께는 트랜치(7)가 완전히 충진되는 방식으로 설정된다. 상기 도전층(13)은 예를 들어 실란(SiH₄)을 사용한 CVD 방법을 사용하여 증착되며, 인이 도펀트로서 처리 가스에 첨가된다, 상기 도전층(13)은 예를 들어 400nm의 두께로 증착된다. 이후, 포토레지스터 마스크(상세히 도시되지 않음)가 형성된다. 에치 마스크로서 포토레지스트 마스크를 사용하여, 상기 도전층(13)은 예를 들어 HBr, Cl₂를 사용하여 이방성 에칭 처리로 구조화된다. 워드 라인(13a)은 셀 필드(5) 영역의 도전 층(13)으로부터 형성된다. 동시에, MOS 트랜지스터용 게이트 전극은 주변 영역(6)에 형성된다. 워드 라인(13a)은 상기 절연 영역(4)에 대해 가로지르는 방향으로 뻗어 있다.

대안적으로 도 3에 도시된 바와 같이, 직접적으로 도핑되거나, 이온 주입 또는 POCL 코팅에 의해 도핑된 게이트 폴리실리콘 층(14)이 증착되어 추가의 SiO₂충(15)으로 덮이게 되며, 상기 SiO₂(15)는 본질적으로 등각 에지 커버링을 가지는, 예를 들어 TEOS 방법을 사용하여 증착된다. 이러한 장치는 이방성 에천트에 의해 도 3에 따라 구조화될 수 있다.

이후, 메모리 트랜지스터(T1,T2) 및 주변 영역(6)내의 측방향 MOS 트랜지스터(T3)를 완성하기 위해, SiO₂스페이서(16)는 등각의 증착 및 워드 라인(13a) 및 게이트 전극(13b)의 수직 측면 상부 SiO₂층의 이방성 에칭에 의해 형성된다. 드레인 영역(17,18)은 메모리 셀 필드(5)내에 형성되고, 소오스/드레인 영역(19,20)은 예를 들어 50keV의 에너지로 5×10¹⁵cm^-3주입 양의 비소를 사용하여 이온주입하므로써 형성된다. 메모리 셀 필드(5) 및 주변 영역(6)내의 MOS 트랜지스터 영역(17,20)이 동일한 도전 타입, 예를 들어 n⁺타입으로 도핑되고, 부수적으로 게이트 전극(13b) 및 워드 라인(13a)과 동일하게 도핑되기 때문에, 이러한 이온 주입은 추가의 마스크를 사용하지 않고 일어난다. 게다가, 주변 영역(6)내에 측방향 MOS 트랜지스터를 형성하기 위해, LDD 프로파일, 실리사이드 기술 등과 같이 설정되는 것과 같은 MOS 기술로부터 공지된 추가의 방법 단계를 수행하는 것도 가능하다.

트랜치 트랜지스터(T1,T2)의 드레인 영역(17,18)을 콘택 홀에 전기적으로 접속하기 위한 국부적 상호 접속을 형성하는 데에 관한 도 5 및 도 6을 참조한 상세한 설명이 이어지며, 상기 콘택 홀은 게이트 및 절연 에지에 대해 콘택 홀의 어떠한 오버랩도 제로로 감소될 수 있고 이에 따라 메모리 셀의 실장 밀도도 역시 증가하게 되도록 배열된다. 도 5에 따라, 본질적으로 등각의 에지 커버링을 가지는 SiO₂층(21)이 우선 TEOS 방법을 사용하여 증착된다. 적절하게 구조화된 마스크를 사용하여, 콘택이 형성된 드레인 영역(17,18)이 개구되며, 즉 예를 들어 CHF₃, CF₄, Ar을 사용한 실리콘에 대해 선택적인 에칭 처리 동안에, 제 2 도핑 영역(2)의 표면이 노출될 때까지 SiO₂층(21)이 이러한 지점에서 제거된다. 이후, 전기적 도전 층(22)이 전체 영역에 걸쳐 제공된 후, 후에 형성되고 도 6에 인용 부호(24)로 개략적으로 도시된 콘택 홀이 형성되는 이러한 지점에서는 국부적, 즉 짧은 범위의 상호 접속(23)이 여전히 존재하게 하는 방식으로, 추가의 마스크를 사용하여 구조화된다. 도핑된 형태로 증착되거나 또는 증착된 이후에 이온 주입 또는 코팅에 의해 도핑된 국부적 상호 접속(23)은 바람직하게 폴리실리콘으로 형성된다. 게다가, 예를 들어 고-온 안정성 면에서 바람직한 특성을 가지는 폴라사이드 또는 실리사이드와 같은 다른 물질을 사용하는 것도 가능하다. 국부적 상호 접속(23)은 드레인 영역(17,18)을 넓이는 것으로 동작하며, 상기 드레인 영역(17,18)은 단지 작은 접속 영역을 가지며, 이에 따라 한편으로는 본 처리에 의존한 특정 폭을 가지는 콘택 홀(24)의 드레인 영역(17,18)으로의 안정적인 접속을 가능하게 하고, 다른 한편으로는 게이트 절연 에지에 대한 콘택 홀(24)의 오버랩을 방지하므로써 실장 밀도를 더욱 향상시킨다.(도 7에 따른 개략적 평면도 참조)

이어 ROM 셀 장치를 완성하기 위해, 예를 들어 BPSG( Boron - Phosphorus - Silicate Glass)로 이루어진 평탄화 중간 산화물 층이 전체 영역에 걸쳐 증착되며, 상기 층에는 콘택 홀(24)이 개구된다. 이어 콘택 홀(24)은 예를 들어 텅스텐으로 충진된다. 이어 금속화 평면이 예를 들어 알루미늄 층을 증착 및 구조화하므로써 형성된다. 마지막으로, 패시베이션 층이 제공된다. 본 처리 동안에 기판(1)에는 콘택이 제공된다. 이러한 기본 단계는 상세하게 도시되지 않았다.

본 발명에 따른 제조 공정에서는 7개의 마스크가 요구되며, 측방향 트랜지스터는 주변 영역(6)과 동시에 셀 필드(5)에 형성된다. 메모리 셀에 의해 요구된 영역은 본 실시예에서는 4F²이며, 여기에서 F는 개별적인 리소그래피를 사용하여 형성될 수 있는 최소 구조물 크기를 나타낸다.

도8a, 도 8b, 도 9a 및 도 9b는 전체 셀 필드 상부에 놓인 비트 라인 및 워드 라인의 바람직한 배열에 대한 개략적인 평면도를 도시한다. 도 8a 및 도 8b에 있어서, 비트 라인(25)은 셀 필드(5)에서는 대각선의 배열로 유도되며, 워드 라인(26,27)은 직선의 배열로 유도된다. 메모리 셀의 최고 실장 밀도는 메모리 셀 장치 및 워드 라인과 비트 라인의 이러한 배열을 사용하여 제공된다. 이러한 배열은 유용하지는 않지만 비트 라인 구동기(28)의 위치는 비트 라인의 대각선 유도로 인해 메모리 셀 필드(5)의 에지 영역에서 오프셋트되어 배열되며, 이것은 주변 영역에서의 증가된 공간 요구를 야기시킨다.

반면에, 도 9a 및 도 9b는 각각의 셀 필드가 직선으로 할당되고 비트 라인은 지그재그로 유도되어, 이에 따라 셀 필드의 주변영역에서의 비트 라인 구동기(30)가 주변 영역의 일 측면 상에 하나 다음에 다른 하나가 배열되도록 하는 ROM 셀 장치에 관한 실시예를 도시한다. 이것은 셀 면적이 희생되더라도, 주변 영역에서 특정한 면적을 절약하게 되어, 셀 면적은 도 8a 및 도 8b에 따른 배열에서보다 본 실시예에서 다소 크다.

본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.

Claims (21)

1. 반도체 물질로 이루어지고, 메인 영역(3)내의 셀 필드(5)에 배열된 메모리 셀을 구비한 기판(1)을 가지며, 각 메모리 셀은 소오스 영역(8), 드레인 영역(17,18), 채널 영역, 게이트 유전층(11) 및 게이트 전극(13)을 구비한 적어도 하나의 MOS 트랜지스터(T1,T2)를 각각 가지며, 상기 드레인 영역(17,18)은 비트 라인(25,29)에 접속되고 상기 게이트 전극(13)은 워드 라인(26,27)에 접속되며, 상기 MOS 트랜지스터(T1,T2)는 상기 기판(1)의 메인 영역(3)에서 시작하여 상기 소오스 영역(8)에까지 이르는 트랜치(7)에 의해 형성되는 판독 전용 메모리 셀 장치에 있어서,

   상기 MOS 트랜지스터(T1,T2)의 트랜치(7) 측벽(9,10)은 기판(1)의 메인 영역(3)에 대해 45°내지 80°의 각으로 배열되고 MOS 트랜지스터의 프로그래밍을 정의하기 위해 미리 정해진 도전형의 도핑 물질을 사용하여 도핑되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
2. 제 1 항에 있어서, 두 개 이상의 MOS 트랜지스터(T1,T2)는 각각의 트랜치(7)내에 형성되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
3. 제 1 항 또는 제 2 항에 있어서, 상기 두 개의 MOS 트랜지스터(T1,T2)는 상기 트랜치(7)내에 형성되며, 상기 트랜지스터들은 상기 트랜치(7)의 두 측벽(9,10)을 상이하게 도핑하므로써 상이하게 프로그래밍되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
4. 제 3 항에 있어서, 상기 트랜치(7)내에 형성된 상기 두 개의 MOS 트랜지스터(T1,T2)는 각각 공통 소오스 영역(8)과 공통 게이트 영역(13)을 포함하는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 트랜치의 각 MOS 트랜지스터(T1,T2)는 4개-값 상태의 논리인 다수-값 논리 상태를 갖는 상태의 논리로부터 미리 정해진 논리 상태로 프로그램되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 게이트 유전층(11)이 게이트 산화물(11)을 구비하여 상기 판독 전용 메모리 셀 장치는 마스크-프로그램된 판독 전용 메모리가 되거나, 상기 게이트 유전층이 ONO 형성 물질을 구비하여 상기 판독 전용 메모리 셀 장치는 OTP 판독 전용 메모리가 되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 국부적 상호 접속(23)은 상기 MOS 트랜지스터(T1,T2)의 상기 드레인 영역(17,18)에 할당되고, 상기 국부적 상호 접속은 상기 드레인 영역(17,18)에 접속되고, 적어도 상기 게이트 전극(13)을 전기적으로 절연시키는 게이트 절연 층(15)과 상기 MOS 트랜지스터와 인접하여 배열된 절연 층(21) 상부 영역에 배열되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
8. 제 7 항에 있어서, 상기 국부적 상호 접속(23)은 폴리실리콘, 폴리사이드 또는 실리사이드를 포함하는 물질로 형성되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
9. 제 7 항 또는 제 8 항에 있어서, 상기 국부적 상호 접속(23)은 상기 드레인 영역(17,18)을 비트 라인에 접속시키기 위한 콘택 홀 접속(24)에 접속되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
10. 제 9 항에 있어서, 상기 콘택 홀 접속(24)은 상기 MOS 트랜지스터(T1,T2)와 인접하여 배열된 상기 절연 층(21)과 평평하게 배열되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
11. 반도체 물질로 이루어지고, 메인 영역(3)내의 셀 필드(5)에 배열된 메모리 셀을 구비한 기판(1)을 가지며, 각 메모리 셀은 소오스 영역, 드레인 영역, 채널 영역, 게이트 유전층 및 게이트 전극(13b)을 구비한 적어도 하나의 MOS 트랜지스터를 각각 가지며, 상기 드레인 영역은 비트 라인에 접속되고 상기 게이트 전극(13b)은 워드 라인에 접속되며, 상기 MOS 트랜지스터는 상기 기판(1)의 메인 영역(3)에서 시작하여 상기 소오스 영역에까지 이르는 트랜치(7)에 의해 형성되는 판독 전용 메모리 셀 장치의 제조 방법에 있어서,

    상기 MOS 트랜지스터의 트랜치(7) 측벽은 기판(1)의 메인 영역(3)에 대해 45°내지 80°의 각으로 배열되고, MOS 트랜지스터의 프로그래밍을 정의하기 위해 미리 정해진 도전형의 도핑 물질을 사용하여 도핑되는 것을 특징으로 하는 방법.
12. 제 11 항에 있어서, 두 개 이상의 MOS 트랜지스터가 각각의 트랜치(7)내에 형성되는 것을 특징으로 하는 방법.
13. 제 11 또는 제 12 항에 있어서, 상기 두 개의 MOS 트랜지스터는 상기 트랜치(7)내에 형성되며, 상기 트랜지스터들은 상기 트랜치(7)의 두 측벽을 상이하게 도핑하므로써 상이하게 프로그래밍되는 것을 특징으로 하는 방법.
14. 제 13 항에 있어서, 상기 트랜치(7)내에 형성된 상기 두 개의 MOS 트랜지스터는 각각 공통 소오스 영역과 공통 게이트 영역을 포함하는 것을 특징으로 하는 방법.
15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 트랜치(7)의 각 MOS 트랜지스터는 4개-값 상태의 논리인 다수-값 논리 상태를 갖는 상태의 논리로부터 미리 정해진 논리 상태로 프로그래밍되는 것을 특징으로 하는 방법.
16. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 게이트 유전층이 게이트 산화물(11)을 구비하여 상기 판독 전용 메모리 셀 장치는 마스크-프로그램된 판독 전용 메모리가 되거나, 상기 게이트 유전층이 ONO 형성 물질을 구비하여 상기 판독 전용 메모리 셀 장치는 OTP 판독 전용 메모리가 되는 것을 특징으로 하는 방법.
17. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서, 국부적 상호 접속은 상기 MOS 트랜지스터의 상기 드레인 영역에 할당되고, 상기 국부적 상호 접속은 상기 드레인 영역에 접속되고, 적어도 상기 게이트 전극(13b)을 전기적으로 절연시키는 게이트 절연층과 상기 MOS 트랜지스터와 인접하여 배열된 절연층 상부 영역에 배열되는 것을 특징으로 하는 방법.
18. 제 17 항에 있어서, 상기 국부적 상호 접속은 폴리실리콘, 폴리사이드 또는 실리사이드를 포함하는 물질로부터 형성되는 것을 특징으로 하는 방법.
19. 제 17 항 또는 제 18 항에 있어서, 상기 국부적 상호 접속은 상기 드레인 영역을 비트 라인에 접속시키기 위한 콘택 홀 접속에 접속되는 것을 특징으로 하는 방법.
20. 제 19 항에 있어서, 상기 콘택 홀 접속은 상기 MOS 트랜지스터와 인접하여 배열된 상기 절연 층과 평평하게 배열되는 것을 특징으로 하는 방법.
21. 반도체 물질로 이루어지고 메인 영역(3)내의 셀 필드(5)에 배열된 메모리 셀을 구비한 기판(1)을 가지며, 각 메모리 셀은 소오스 영역, 드레인 영역, 채널 영역, 게이트 유전층 및 게이트 전극을 구비한 적어도 하나의 MOS 트랜지스터를 각각 가지며, 상기 드레인 영역은 비트 라인에 접속되고 상기 게이트 전극(13b)은 워드 라인에 접속되며, 상기 MOS 트랜지스터는 상기 기판(1)의 메인 영역(3)에서 시작하여 상기 소오스 영역에까지 이르는 트랜치(7)에 의해 형성되는 판독 전용 메모리 셀 장치의 제조 방법에 있어서,

    국부적 상호 접속은 상기 MOS 트랜지스터의 상기 드레인 영역에 할당되고, 상기 국부적 상호 접속은 상기 드레인 영역에 접속되고, 적어도 상기 게이트 전극(13b)을 전기적으로 절연시키는 게이트 절연층과 상기 MOS 트랜지스터와 인접하여 배열된 절연층 상부 영역에 배열되는 것을 특징으로 하는 방법.