CN100524695C - 半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器 - Google Patents

Abstract

本发明是关于一种半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器，其包括在一基底上成长一介电层。在介电层上形成条状堆叠层，每一条状堆叠层有一多晶硅与一氮化硅层。而在条状堆叠层之间的基底中形成源极/汲极区，再在条状堆叠层之间沉积间隙壁。之后，图案化条状堆叠层成闸极，其是配置于每一码位置上，且有数个氮化硅可弃柱配置于闸极上。接着，在闸极间隙壁上形成额外的间隙壁。然后，去除氮化硅可弃柱，以暴露出闸极。之后，根据想要的编码形成一罩幕覆盖主动码位置，再经由罩幕在暴露出的闸极上沉积绝缘层。当罩幕去除后，形成内连于无绝缘层的闸极的字元线。

Description

半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器

技术领域

本发明涉及一种半导体制造方法，且特别是涉及一种半导体记忆元件(memory device)及其记忆胞编程方法和罩幕式只读(read-only)存储器。

背景技术

随着信息变革不断展开，计算机与其它数字系统的数目与能力也持续增加。而典型数字系统的普遍与基本的元件(element)是内存(记忆体，存储器，以下称为内存)。因此，对于持续较快速、较密以及较低花费的内存的需求仍旧持续不衰退。

通常计算机内存有两种：一种是随机存取内存(random accessmemories)或称RAMs以及另一种是只读存储器或称ROMs。资料可写入一随机存取内存并从其中轻易读取。资料也可以利用一般操作从一只读存储器中被读取。但是，如同“只读存储器”的名称一样，资料不是在内存最初程序化之后就不能写入一只读存储器中，就是用特殊的通讯协议(protocol)将操作写入其中，而这种作法相当罕见。

只读存储器通常是建立于场效电晶体(field-effect transistor，简称FET)记忆胞上。在单一电晶体(晶体管)只读记忆胞中，电晶体的闸极作为控制闸极(control gate)用以存取记忆胞，而电晶体则结合记忆胞的储存与存取功能。程序化到一特定记忆胞中的数字值(digital value)是记忆胞的相对启始电压(threshold voltage)与传统上用以程序化包含记忆胞的元件的函数。记忆胞的启始电压是依据记忆胞的电晶体的通道(channel)的掺杂(doping)。举例来说，如果掺杂增加电晶体的启始电压，则掺杂记忆胞的电晶体将置于关(OFF)的状态。如果在程序化中传统上将OFF状态表示为“1”的二元值，则一只读记忆元件(存储元件)的掺杂记忆胞将被以二元“1”值编码，同时未被掺杂的记忆胞将被以二元“0”值编码。

掺杂是指将不同粒子(如掺质原子)引入一半导体基底。而掺质原子的引入通常是在一被控制的方式(controlled manner)中被实行的，以掺杂半导体基底的预先定义区(predefined arca)至一具有所需浓度的必须的深度。为调整电晶体启始电压所进行的掺杂通常是利用离子植入法(ionimplantation)，其是一种植入掺质离子到电晶体通道区中的制程。(离子植入掺杂技术当然也用于半导体制程中的其它目的，譬如常用于场效电晶体的源极与汲极区的掺杂。)用离子植入法施行的掺杂是藉由加速所需离子到一预先定义能量，再用离子冲撞一目标半导体材料，以将离子埋置于此材料中。而植入的离子的浓度可藉由离子加速器(accelerator)电波电流(beam current)与离子植入时间来控制。在一只读记忆芯片元件的编码(coding)期间，离子植入所需的时间将使芯片元件的制造所需时间加长，因而增加只读记忆芯片的单位成本(unit cost)。再者，离子植入编码步骤将增加制程的复杂度(complexity)与伴随而来的成本。而且在记忆元件的离子植入编码期间，多种扩散相关问题(diffusion-related problem)也会由通道区的掺杂引起。

扩散是由于粒子有从一相对高粒子浓度的区域移动到相对低粒子浓度的区域的倾向的一种自然程序。在离子植入编码期间的扩散可使其相对扩散，以控制具有一高度精确的掺杂(植入)范围。而超出所欲范围的掺质粒子的存在可能导致记忆胞的效能有不想要的改变，例如相邻的埋入式源极/汲极区之间的击穿电压(punch-through voltage)降低，以及也可能改变相邻记忆胞的编码。为了避免这些潜在的有害结果，需将记忆胞做得够大以避免植入离子的大浓度扩散到会影响制造出的半导体记忆元件的功效(performance)与可靠度(reliability)的区域中。大尺寸当然是电路小型化(miniaturization)与单位成本的大敌。此外，电路的开关速度(switching speed)也会随着个别电晶体的尺寸的增加而降低。

因此，现有习知技术存在有使用于只读记忆元件制造的更快、更简单与更不贵的制程的需求。而且，也存有同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率的一只读记忆元件编码制程的需求。

有鉴于上述现有的只读记忆元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型的半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的只读记忆元件存在的缺陷，而提供一种新的记忆元件的记忆胞编程方法，所要解决的技术问题是使其达到同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率的一只读记忆元件编码制程的需求，从而更加适于实用，且具有产业上的利用价值。

本发明的另一目的在于，提供一种具有记忆胞的记忆元件的编程方法，所要解决的技术问题是使其能够同时缩小个别记忆胞大小与增加记忆元件密度及操作频率。

本发明的再一目的在于，提供一种记忆元件的编程方法，所要解决的技术问题是使其同时具有缩小个别记忆胞大小与增加记忆元件密度及操作频率的功效。

本发明的还一目的在于，提供一种半导体记忆元件，所要解决的技术问题是使其制造的更快、更简单与成本更少。

本发明的还一目的在于，提供一种罩幕式只读存储器，所要解决的技术问题是使其较现有习知技术存在有使用于只读记忆元件制造的更快、更简单与更不贵的制程的需求。而且，也存有同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率的一只读记忆元件编码制程的需求。

本发明的还一目的在于，提供一种记忆元件，所要解决的技术问题是使其制造的更快、更简单与更不贵。

本发明的还一目的在于，提供一种记忆元件的编程方法，所要解决的技术问题是使其同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率。

本发明的还一目的在于，提供一种记忆元件，所要解决的技术问题是使其同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件的记忆胞编程方法，其包括以下步骤：在多个记忆胞的一第一部分上选择性沉积一光阻罩幕，同时在该些记忆胞的一第二部分上不沉积该光阻罩幕；在该些记忆胞的该第二部分上选择性沉积一隔绝层，同时在该些记忆胞的该第一部分上不沉积该隔绝层，以便编程该记忆元件；移除该光阻罩幕；所述该些记忆胞是电晶体；所述该第一部分与该第二部分为多个闸极电极；在该些闸极电极上延伸多个字元线；所述该第二部分的该些闸极电极不与该些字元线相连；以及所述该第一部分的该些闸极电极与该些字元线相连。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的一种记忆元件的记忆胞编程方法，其中所述的该第一部分与该第二部分包括电极与通道的至少一个。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种记忆元件的编程方法，其中该记忆元件包括多个记忆胞，该些记忆胞包括多个预定记忆胞与多个非预定记忆胞，且每一个该些记忆胞均包括一闸极及位于该闸极上方的一字元线，其包括藉由电性隔绝该些预定记忆胞与该记忆元件的多个字元线，使该记忆元件的该些预定记忆胞失效，藉以使该记忆元件的非失效的该些非预定记忆胞先被遮蔽且接着不与相对的该些字元线隔绝，其中该些预定记忆胞以外的非失效的该些非预定记忆胞与该记忆元件之相对的该些字元线相连。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的一种记忆元件的编程方法，其中相对于一字元线的该些记忆胞中的该些非预定记忆胞是失效的以及相对于该字元线的该些记忆胞中的一第二部分不是失效的。

前述的一种记忆元件的编程方法，其中所述的多个绝缘层配置于该些预定记忆胞的通道与其相对的该些字元线之间，而不存在于该些非预定记忆胞的通道与其相对的该些字元线之间。

前述的一种记忆元件的编程方法，其中每一记忆胞包括一电晶体，具有两个源极/汲极区以及一闸极；多个绝缘层配置于该些预定记忆胞的该些闸极与其相对的该些字元线之间；以及该些绝缘层没有配置于该些非预定记忆胞的该些闸极与其相对的该些字元线之间。

前述的一种记忆元件的编程方法，其更包括以下步骤：提供一基底，具有一第一表面；在该基底的该第一表面上产生一介电层；在该介电层上形成大致平行的多个条状堆叠层，每一条状堆叠层包括形成于一闸极电极层上的一可弃层，每一条状堆叠层的该闸极电极层是配置于该介电层上；在该基底中形成多个源极/汲极区，每一源极/汲极区相邻于该基底的该第一表面，其中每一条状堆叠层是配置于一对相邻的该些源极/汲极区之间；在该介电层上形成多个第一间隙壁，每一第一间隙壁是配置于两相邻的该些条状堆叠层之间；图案化该些条状堆叠层，以形成配置于该介电层上的多个闸极电极以及配置于该闸极电极上的多个可弃柱，其中有部分该些条状堆叠层被去除以产生多个缝隙；在该些缝隙中形成多个第二间隙壁；去除该些可弃柱，以形成多个开口，暴露出该些闸极电极，以及其中遮蔽该些非预定记忆胞包括形成一图案化罩幕，以根据编码覆盖相对该记忆元件的多个主动码位置的该些闸极电极，其中失效的该些预定记忆胞更包括根据编码在相对该记忆元件的多个非主动码位置的该闸极电极上沉积多个绝缘层，去除该图案化罩幕，再形成连接相对该些主动码位置的该些闸极电极的多个字元线，每一字元线垂直配置于该些源极/汲极区，而该些非主动码位置的该些闸极电极电性隔绝于该些字元线。

前述的一种记忆元件的编程方法，其中部分该些第一间隙壁在图案化期间被去除；以及该些第二间隙壁的形成包括形成该些第二间隙壁至少代替被去除的部分该些第一间隙壁。

前述的一种记忆元件的编程方法，其中大致平行的该些条状堆叠层的形成包括形成多个多晶硅闸极电极层以及多个氮化硅可弃层；该些绝缘层的沉积包括旋涂二氧化硅绝缘层；该图案化罩幕的形成包括形成一图案化光阻层；该些第一间隙壁的形成包括形成多个第一二氧化硅间隙壁；以及该些第二间隙壁的形成包括形成多个第二二氧化硅间隙壁。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

本发明提出一种罩幕式只读存储器，藉由在元件的电晶体记忆胞的闸极电极上选择性沉积数个绝缘层进行编码。本发明在此揭露的还包括一种以一二元码(binary code)编程的记忆元件的制造方法以及最终的记忆元件。一介电层产生于一半导体基底的一表面上。而大致平行的数个条状堆叠层(strip-stacked layer)形成于介电层上。每一条状堆叠层包括位于介电层上的一多晶硅闸极电极层以及在闸极电极层上的一可弃氮化硅层(disposable silicon nitride layer)。而在相邻表面的基底中掺杂有数个源极/汲极区，且源极/汲极区是为使每一条状堆叠层配置于一对相邻的源极/汲极区之间而设置的。数个第一间隙壁是沉积于两相邻的条状堆叠层之间的介电层上。条状堆叠层则被图案化形成配置于介电层上的多晶硅闸极电极以及配置于闸极电极上的可弃氮化硅柱(pillar)。因为有部分条状堆叠层在图案化条状堆叠层期间被去除，所以产生一些缝隙(trench)。这些缝隙中被形成的第二间隙壁填满，而可弃柱被去除，以暴露出其下的闸极电极。有一图案化罩幕形成于记忆元件上，以根据预定码(predeterminedcode)覆盖相对记忆元件的主动码位置(active code position)的闸极电极，同时使非主动码(inactive code)位置暴露出来。之后，绝缘二氧化硅层藉由罩幕中的开口沉积于暴露出的多晶硅闸极电极上，再去除罩幕。然后，在记忆元件上沉积一导体材料，并将其图案化成为垂直于源极/汲极区的字元线。

字元线接触并内连接相对主动码位置的闸极电极，而绝缘层则防止字元线接触非主动码位置的闸极电极。因此，记忆元件经由隔绝层的选择性沉积进行编码。由于不用离子植入来进行编码，所以可加大制程宽裕度以及大幅缩减只读存储器的尺寸。记忆元件在封装(package)上也就更趋金属化及压缩。

在此描述的任一特征或是特征的结合均包含在本发明所提供的特征中，而且从上下文、说明书所描述以及熟悉该项技术者的知识可明显获知上述特征的结合并不互相矛盾。

经由上述可知，本发明的制造罩幕式只读记忆元件的方法，包括在一基底上成长一介电层。在介电层上形成条状堆叠层，每一条状堆叠层有一多晶硅与一氮化硅层。而在条状堆叠层之间的基底中形成源极/汲极区，再在条状堆叠层之间沉积间隙壁。之后，图案化条状堆叠层成闸极，其是配置于每一码位置上，且有数个氮化硅可弃柱配置于闸极上。接着，在闸极间隙壁上形成额外的间隙壁。然后，去除氮化硅可弃柱，以暴露出闸极。之后，根据想要的编码形成一罩幕覆盖主动码位置，再经由罩幕在暴露出的闸极上沉积绝缘层。当罩幕去除后，形成内连于无绝缘层的闸极的字元线。

借由上述技术方案，本发明半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器至少具有以下优点：因为本发明在记忆元件的编码期间不需要进行离子植入，所以所需的总制造时间将会缩短，并且减少记忆芯片的单位成本。再者，因为本发明省略离子植入的步骤，所以还能简化制程的复杂度(complexity)与降低成本。而且，由于本发明在记忆元件的编码期间不采取离子植入步骤，所以将不会遭遇现有的多种扩散相关问题，并且能进一步将记忆胞缩小，同时增加电路的开关速度。

综上所述，本发明特殊结构的半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器，达到了同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率的一只读记忆元件编码制程的需求，能够同时缩小个别记忆胞大小与增加记忆元件密度及操作频率，同时具有缩小个别记忆胞大小与增加记忆元件密度及操作频率的功效，而且制造的更快、更简单与成本更少，较现有习知技术存在有使用于只读记忆元件制造的更快、更简单与更不贵的制程的需求。而且，也存有同时能缩小个别记忆胞大小与增加记忆元件密度及操作频率的一只读记忆元件编码制程的需求，同时缩小了个别记忆胞大小与增加记忆元件密度及操作频率，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1是在元件的制造过程中的早期阶段期间的一种罩幕式可编程只读记忆元件的上视示意图，其中有一介电闸氧化层形成于一基底上、平行的数个条状堆叠层形成于介电闸氧化层上以及位于基底中的源极/汲极区。

图2是图1的元件的A-A剖面示意图。

图3是在元件的制造过程中的一阶段期间的只读记忆元件的上视示意图，其中有数个第一氧化间隙壁形成于元件上。

图4是图3的元件的A-A剖面示意图。

图5是在元件的制造过程中的一阶段期间的只读记忆元件的上视示意图，其中条状堆叠层被图案化，以形成数个多晶硅闸极电极以及配置于闸极电极上的数个氮化硅可弃柱。

图6是图5的元件的A-A剖面示意图。

图7是在元件的制造过程中的一阶段期间的只读记忆元件的上视示意图，其中氮化硅可弃柱被去除，以提供到达多晶硅闸极电极的入口。

图8是图7的元件的A-A剖面示意图。

图9是在元件的制造过程中的一阶段期间的只读记忆元件的上视示意图，其中供应一图案化光阻分辨罩幕。

图10是图9的元件的A-A剖面示意图。

图11是在元件的制造过程中的一阶段期间的只读记忆元件的上视示意图，其中经由图案化光阻分辨罩幕中的开口沉积绝缘层于暴露出的闸极电极上。

图12是图11的元件的A-A剖面示意图。

图13是在元件的制造过程中的一阶段期间的只读记忆元件的上视示意图，其中图案化光阻分辨罩幕被去除以及有数个沉积的字元线内连于元件的无隔绝闸极电极。

图14是图13的元件的A-A剖面示意图。

100：记忆元件(记忆元件)               110：基底

120：源极/汲极区                      130：闸氧化层

139：条状结构                         140：条状堆叠层

140A：闸极柱                          141：沟渠

142：多晶硅层                         142A：多晶硅闸极电极

144：可弃层                           144A：可弃氮化硅柱

150：第一氧化间隙壁                   150A：第一氧化部分

160：第二氧化间隙壁                   170：开口

180：编码光阻罩幕                     190：绝缘层

200：字元线(字元线)

具体实施方式

以下结合附图及较佳实施例，对依据本发明提出的半导体记忆元件及其记忆胞编程方法和罩幕式只读存储器其具体实施方式、结构、特征及其功效，详细说明如后。

以下将详细描述本发明的较佳实施例，并以附图作例子。而在图示与说明书中相同或类似的标号是指相同或相似的部位。请注意图示均为简化的形成而非精确的比率。在此仅用于方便与清楚的目的而揭露的描述，即方向上的用语如上、下、前、后、左、右等都是用来描述图标的，而非用以限定本发明。

虽然在此揭露某一实施例，但此一实施例只是用于举例而不是用来作限定。而之后的描述虽然是详述举例用的实例，但在本发明的技术方案实质精神和范围内当可作各种的更动与润饰，因此本发明的保护范围当视申请专利范围所界定为准。而且在此描述的方法与结构并没有包含完整的记忆元件制程。本发明可利用各种现有技术来实施，在实施方式中所述的只是为了提供理解本发明之用。而且，本发明的某些步骤还可按照各种顺序来施行。因此，这种制造步骤的顺序不是用以限定本发明。举例来说，本发明的应用性遍及一般的半导体元件与制程。不过，为说明之用，以下将描述一只读(read-only)记忆元件及在一半导体基底上制造此种元件的方法。

图1是在制造过程期间的一种罩幕式只读记忆元件100的结构上视示意图。图2则是记忆元件100的结构剖面示意图，其剖面是沿图1中A-A线垂直剖面的。基底110可以是p型或n型多数载子(majority carrier)掺杂半导体材料，其是取决于记忆元件100的电晶体是设计成有n通道或p通道组态(configuration)。在此描述中，假设基底是p型半导体材料，但是在此描述的方法也同样可做一些修正而应用于如一n型基底上的元件的制作。

单晶硅(monocrystalline silicon)可作为基底的半导体材料。其它非限定的可能的候选材料包括多晶硅以及III-V族化合物半导体。而准备基底的制造方式可包括以下步骤，如槽形成(tub formation)、隔离(isolation)以及预通道掺杂(preliminary channel doping)。为形成一槽，用适当的杂质(impurity)掺杂空白的基底。之后，例如形成一场氧化物(field oxide)以隔开记忆胞的多个电晶体的主动区，来完成电路隔绝。此外，在制程期间可在基底上沉积一相当薄的垫氧化层用以保护基底。

在图示的实施例中，在基底100上成长介电闸氧化层130。闸氧化层130可包括譬如是用热氧化法(thermal oxidation)形成的二氧化硅(SiO2)，热氧化法包含干02氧化法与湿或蒸汽(H2O)氧化法。闸氧化层130也可利用化学气相沉积(chemical vapor deposition，简称CVD)方法沉积于基底100上，例如低压或次大气压化学气相沉积(LPCVD或SACVD)。在图示的实施例中，闸氧化层130的厚度可在30埃到150埃的范围中，而在一独特实例中的厚度是约30埃。氧化层130可利用既有的技术先形成一单层，再进行蚀刻以产生覆盖个别记忆胞或其部分区域的部位，其可例如覆盖于电晶体的通道区或是较大的区域。前述的氧化层130的蚀刻可在闸极电极(gate electrode)形成之后施行。在一修改的实施例中，可改变蚀刻或省略不做。在很多种用以蚀刻氧化层130的蚀刻方法(或是记忆元件100制程的其它步骤)之中例如是湿式蚀刻、干式电浆蚀刻以及反应离子蚀刻。

图示标示为140的是形成于基底100与闸氧化层130的联合体(combination)上的数个大致平行的条状堆叠层(strip-stackedlayer)。条状堆叠层140是配置于介电闸氧化层130上并且互相平行。再者，每一条状堆叠层140包括两个不同层：一是多晶硅层142、一是可弃层(disposab lelayer)144。在此所举的例子的可弃层144包括氮化硅(silicon nitride)。

多晶硅层142与可弃层144可藉由不同的步骤沉积。在图示的实施例中，可用低压化学气相沉积形成厚度在500埃到2000埃的范围的多晶硅层142，而在一独特实例中的厚度是约600埃。在图示实施例中，可用如热、电浆与低压化学气相沉积方法的化学气相沉积方法在多晶硅层142上形成可弃层144。可弃层144的厚度在600埃到3000埃的范围中，而在一独特实例中的厚度是约1000埃。

然后，用n型离子掺杂基底110的相对位置，譬如用n型离子进行离子植入至基底110中，以在基底110中产生数个平行的源极/汲极区120，其中n型离子如砷(arsenic)或磷(pho sphorous)。源极/汲极区120的掺杂可如下。一绝缘层如二氧化硅先利用如化学气相沉积法沉积在有记忆元件100的晶圆上。在图示的实施例中，绝缘层的厚度在约1000埃到5000埃的范围中，而在一独特实例中的厚度是约1600埃。之后，图案化并蚀刻去除形成有源极/汲极区120的区域的绝缘层。而可弃层144也许可以作为蚀刻制程的绝缘层用。绝缘层的图案化制程可用现有习知技术中的微影制程来做。(之后将较详细描述微影制程技术。)在暴露出源极/汲极区120后，用合适的杂质进行掺杂。随后去除剩下的绝缘层，例如在一溶剂中洗去。而所采用的掺杂技术可包括一离子植入制程，其中可弃层144可作为一离子植入罩幕。然后，一回火制程如快速热回火(rapid thermal annealing)用以活化掺杂的杂质。而埋入式源极/汲极区120就作为记忆元件100的位线(bitline)。

接下来，在基底110上形成数个第一氧化间隙壁150。图3与图4显示形成第一氧化间隙壁150之后的记忆元件100，图3是记忆元件100的上视示意图，图4则是图3的记忆元件100的A-A剖面示意图。第一氧化间隙壁150较佳为藉由任何适合的氧化方法、化学气相沉积或是其它半导体制程中的既有方法形成的氧化物材料如二氧化硅。请参阅图3与图4所示，第一氧化间隙壁150大部分或较佳为全部占住条状堆叠层140之间的空间。在图示实施例中，第一氧化间隙壁150的厚度在约800埃到3000埃的范围中，而在一独特实例中第一氧化间隙壁150的厚度大约等于条状堆叠层140的厚度。在一实施例中，在第一氧化间隙壁150的沉积之后，利用任何合适的制程将其平坦化至其高度与可弃层144一样，以便形成一相当平的顶面。

在接下来的步骤中，图案化条状堆叠层140以形成数个闸极柱(gatepillar)140A。为了简化，可同时去除部分第一氧化间隙壁150，留下第一氧化间隙壁150的剩余第一氧化部分150A。尤其是，请参阅图5与图6所示，图案化从图3与图4而来包括一相当平坦的顶面的最终结构，以形成方向大致垂直于源极/汲极区120的条状结构(strip)139。这次的图案化制程造成定义条状结构139的沟渠141，其中每一条状结构139包括数个闸极柱140A与数个第一氧化部分150A。每个闸极柱140A包括一多晶硅闸极电极142A以及位于多晶硅闸极电极142A上的一可弃氮化硅柱144A。在图示的实施例中，多晶硅闸极电极142A位于每一码位置(code position)上。他们形成记忆元件100的记忆胞的电晶体的闸极电极，且电晶体的通道被定义于多晶硅闸极电极142A底下。而形成多晶硅闸极电极142A与氮化硅柱144A的步骤可包括在对配有罩幕的记忆元件100曝光于一光源之后应用一闸极形状光阻图案罩幕，并且进行闸极形状罩幕的显影。(在此或在本文别处，用以曝光一光阻罩幕的光源不需要是可见光源；此种光源位在电磁波谱的不同部位，举例来说，光源可以是紫外光或X光射线。当然，对于一些罩幕化学性质来说，曝光制程可用一粒子束施行。)然后，炉内烘烤(oven-bake)记忆元件100，以使闸极形状光阻罩幕更抗后烘蚀刻(post-bake etching)。接着，蚀刻记忆元件100，以去除闸极形状光阻罩幕的暴露区域或未暴露的区域，这取决于光阻是正或负型。如此图案化闸极形状光阻罩幕以便覆盖住将来的闸极柱140A，同时暴露出条状堆叠层140的剩余部位。记忆元件100之后可藉由干式蚀刻去除条状堆叠层140的部位，其需从图3所示的记忆元件100中被去除以制造出闸极柱140A。而闸极形状光阻罩幕可藉由后续的湿式蚀刻暴露出可弃氮化硅柱144A的顶面。

在多晶硅闸极电极142A、可弃氮化硅柱144A以及第一氧化部分150A的剩余部位上形成数个第二氧化间隙壁160。在一较佳实施例中，第二氧化间隙壁160延伸方向大致垂直于埋入式源极/汲极区120，并且填入图案化多晶硅闸极电极142A期间被去除的条状堆叠层140部位后于记忆元件100中所留下的空隙(void)。而图案化第二氧化间隙壁160的方法可用与图案化多晶硅闸极电极142A时相同的闸极形状光阻罩幕。另外，也可用另一个微影制程形成的罩幕。而第二氧化间隙壁160可由传统的化学气相沉积如大气压力、低压或电浆化学气相沉积成长一氧化材料如二氧化硅而得。在图示的实施例中，第二氧化间隙壁160的厚度在约1600埃到3000埃的范围中，而在一实例中的厚度约等于第一氧化间隙壁150的厚度。

转到参阅图7与图8所示，氮化硅柱144A被去除至多晶硅闸极电极142A上。在图示的实施例中，氮化硅柱144A可藉由一蚀刻制程被去除如经由一第三光阻罩幕进行干式蚀刻。然后第三光阻罩幕会被湿式蚀刻去除或在一合适的溶剂中冲洗掉。然后数个开口170会因此产生于氮化硅柱144A的位置，以暴露出闸极电极142A以及使其在后续制程容易进入(accessible)。

关于只读记忆元件100的记忆胞的编码，可在记忆元件100上形成一编码光阻罩幕180。然后将具有编码光阻罩幕180的记忆元件100经由一编码图案(coding pattern)暴露在一光源下。前述是与图案化条状堆叠层140的步骤有关，光源可以是位在电磁波谱的不同部位的光或甚至是粒子射源，如紫外光源、X光射线或一粒子束。在图示的实施例中，编码光阻罩幕180是暴露于一紫外光源。在编码光阻罩幕180显影后编码图案会覆盖住相对主动码位置(active code position)如real的闸极电极142A，其中主动码位置譬如是连接至字元线的码位置。而非主动码位置(inactive codeposition)如non-real码位置会呈现不连接的且仍旧暴露出来。图案化编码光阻罩幕180，以便依照要被编程入记忆元件100的码选择主动与非主动码位置。

之后，编码光阻罩幕180经由显影、炉内烘烤以及蚀刻或冲洗，以去除不想要的光阻残留。请参阅图9与图10所示，显示具有最终图案化编码光阻罩幕180的记忆元件100。如同之前的图组，图9是记忆元件100的上视示意图，而图10是图9的记忆元件100的A-A剖面示意图。之后，经由开口170在暴露出的闸极电极142A上沉积数个绝缘层(insulatinglayer)190，以避免暴露出的闸极在后续金属处理制程期间连接到字元线。在图示的实施例中，图案化光阻罩幕180覆盖除了有绝缘层190沉积于上的暴露出的闸极以外的所有记忆胞。这个步骤将显示于图11与图12。

绝缘层190可包括二氧化硅、氮化硅、氮氧化硅或一聚合材料。在图示的实施例中，绝缘层190包括二氧化硅，且使用一旋涂(spin-on coating)方法沉积的。在旋涂方法期间，沉积材料是用一溶剂混合的并且旋涂于旋转的目标上。之后，可将溶剂吹掉并固化沉积层，例如用炉内烘烤或激光加热，以留下沉积材料层。应用图案化光阻罩幕180以便依照要被编程入记忆元件100的码选择主动与非主动码位置。

图案化光阻罩幕180之后被从记忆元件100去除，例如用溶剂清洗、灰化(ashing)或使光阻罩幕180接触一研磨垫并旋转此垫。接着，在元件上沉积一导体材料，以连接闸极电极142A至数个字元线200。图案化字元线200，例如用经标准微影技术图案化的一字元线罩幕选择性沉积，就像之前所描述的各种蚀刻与图案化制程。而字元线200的形成将在图13与图14中进行说明。根据本发明的一方面，字元线200并非与所有闸极电极142A电性相连。只有那些未被绝缘层190保护的闸极电极142A会连接至字元线200。闸极电极142A相当于沉积有绝缘层190的码位置，而与字元线200电性隔绝。因此记忆元件100不用离子植入来进行编码。

在图示的实施例中，可用铝作为字元线200的导体材质。也可使用额外的材料作为可能的内联机候选材料，如铜、金、银、钨与钛。也可适于采用这些导体材料与其它导体材料的各种合金。导体材料可形成于字元线中，如使用电浆沉积、旋涂沉积以及蒸镀技术。最后，编码的记忆元件100更可被金属处理与封装到一玻璃、塑料、陶瓷或其它适当的材料中。

鉴于前述，熟悉此技艺者应可了解本发明的方法能有助于记忆元件如在一集成电路中的罩幕式可编程(mask-programmable)只读记忆元件的形成，而未使用离子植入制程。然而，应注意离子植入制程仍可使用于制程中的其它用途。因此，本发明的范围当视申请专利范围所界定而可延伸到例如具有通道掺杂的个别记忆胞的元件。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1、一种记忆元件的编程方法，其中该记忆元件包括多个记忆胞，该些记忆胞包括多个预定记忆胞与多个非预定记忆胞，且每一个该些记忆胞均包括一闸极及位于该闸极上方的一字元线，其特征在于其包括藉由电性隔绝该些预定记忆胞与该记忆元件的多个字元线，使该记忆元件的该些预定记忆胞失效，藉以使该记忆元件的非失效的该些非预定记忆胞先被遮蔽且接着不与相对的该些字元线隔绝，其中该些预定记忆胞以外的非失效的该些非预定记忆胞与该记忆元件之相对的该些字元线相连，其更包括以下步骤：

提供一基底，具有一第一表面；

在该基底的该第一表面上产生一介电层；

在该介电层上形成大致平行的多个条状堆叠层，每一条状堆叠层包括形成于一闸极电极层上的一可弃层，每一条状堆叠层的该闸极电极层是配置于该介电层上；

在该基底中形成多个源极/汲极区，每一源极/汲极区相邻于该基底的该第一表面，其中每一条状堆叠层是配置于一对相邻的该些源极/汲极区之间；

在该介电层上形成多个第一间隙壁，每一第一间隙壁是配置于两相邻的该些条状堆叠层之间；

图案化该些条状堆叠层，以形成配置于该介电层上的多个闸极电极以及配置于该闸极电极上的多个可弃柱，其中有部分该些条状堆叠层被去除以产生多个缝隙；

在该些缝隙中形成多个第二间隙壁；以及

去除该些可弃柱，以形成多个开口，暴露出该些闸极电极，

其中遮蔽该些非预定记忆胞包括形成一图案化罩幕，以根据编码覆盖相对该记忆元件的多个主动码位置的该些闸极电极，

其中失效的该些预定记忆胞更包括根据编码在相对该记忆元件的多个非主动码位置的该闸极电极上沉积多个绝缘层，去除该图案化罩幕，再形成连接相对该些主动码位置的该些闸极电极的多个字元线，每一字元线垂直配置于该些源极/汲极区，而该些非主动码位置的该些闸极电极电性隔绝于该些字元线。

2、根据权利要求1所述的记忆元件的编程方法，其特征在于其中相对于一字元线的该些记忆胞中的该些预定记忆胞是失效的以及相对于该字元线的该些记忆胞中的该些非预定记忆胞不是失效的。

3、根据权利要求1所述的记忆元件的编程方法，其特征在于其中多个绝缘层配置于该些预定记忆胞的通道与其相对的该些字元线之间，而不存在于该些非预定记忆胞的通道与其相对的该些字元线之间。

4、根据权利要求1所述的记忆元件的编程方法，其特征在于其中：

每一记忆胞包括一电晶体，具有两个源极/汲极区以及一闸极；

多个绝缘层配置于该些预定记忆胞的该些闸极与其相对的该些字元线之间；以及

该些绝缘层没有配置于该些非预定记忆胞的该些闸极与其相对的该些字元线之间。

5、根据权利要求1所述的记忆元件的编程方法，其特征在于其中：

部分该些第一间隙壁在图案化期间被去除；以及

该些第二间隙壁的形成包括形成该些第二间隙壁至少代替被去除的部分该些第一间隙壁。

6、根据权利要求5所述的记忆元件的编程方法，其特征在于其中：

大致平行的该些条状堆叠层的形成包括形成多个多晶硅闸极电极层以及多个氮化硅可弃层；

该些绝缘层的沉积包括旋涂二氧化硅绝缘层；

该图案化罩幕的形成包括形成一图案化光阻层；

该些第一间隙壁的形成包括形成多个第一二氧化硅间隙壁；以及

该些第二间隙壁的形成包括形成多个第二二氧化硅间隙壁。

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