CN105355599A - 一种半导体存储器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明涉及一种半导体存储器件及其制备方法、电子装置，所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极结构，所述栅极结构包括依次形成的浮栅和控制栅；步骤S2：在所述栅极结构的侧壁上形成第一间隙壁并进行回蚀刻，以去除所述控制栅顶部侧壁上的所述第一间隙壁，露出所述控制栅顶部的侧壁；步骤S3：氧化露出的所述控制栅顶部的侧壁，以形成氧化物绝缘层；步骤S4：沉积第二间隙壁材料层，以覆盖所述半导体衬底和所述栅极结构；步骤S5：沉积层间介电层并在所述层间介电层中形成位于所述栅极结构之间的接触孔。所述方法能够增加所述控制栅顶部和接触孔之间的间距，防止所述控制栅和所述接触孔发生桥连。
Description
技术领域
本发明涉及半导体存储器件，具体地，本发明涉及一种半导体存储器件及其制备方法、电子装置。
背景技术
随着便携式电子设备的高速发展(比如移动电话、数码相机、MP3播放器以及PDA等)，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flashmemory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。
NOR和NAND是现在市场上两种主要的非易失闪存技术，NOR闪存(Flash)器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM(随机存储器)中，从而使其具有较高的传输效率。
编程/擦除循环是NOR闪存可靠性最重要的特性，随着半导体存储器件尺寸的不断缩小，所述字线和漏区接触孔之间的间距不断缩小，在编程/擦除循环过程中位线和字线发生桥连成为编程/擦除循环失败的主要原因，接触孔和栅极之间的空间和距离过小引起所述故障。
因此需要对目前所述半导体存储器件及其制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，提供了一种半导体存储器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极结构，所述栅极结构包括依次形成的浮栅和控制栅；
步骤S2：在所述栅极结构的侧壁上形成第一间隙壁并进行回蚀刻，以去除所述控制栅顶部侧壁上的所述第一间隙壁，露出所述控制栅顶部的侧壁；
步骤S3：氧化露出的所述控制栅顶部的侧壁，以形成氧化物绝缘层；
步骤S4：沉积第二间隙壁材料层，以覆盖所述半导体衬底和所述栅极结构；
步骤S5：沉积层间介电层并在所述层间介电层中形成位于所述栅极结构之间的接触孔。
可选地，在所述步骤S3中，选用快速热退火氧化法来氧化所述栅极结构顶部的侧壁。
可选地，在所述步骤S1中，所述栅极结构还包括位于所述浮栅和所述控制栅之间的隔离层。
可选地，在所述步骤S2中，回蚀刻所述第一间隙壁，以去除所述控制栅从顶部往下50-70nm的所述第一间隙壁。
可选地，所述步骤S2包括：
步骤S21：在所述半导体衬底和所述栅极结构上沉积第一间隙壁材料层；
步骤S22：蚀刻所述第一间隙壁材料层，以在所述栅极结构的侧壁上形所述第一间隙壁。
可选地，在所述步骤S4之后，所述方法进一步包括执行源漏注入的步骤，以在所述栅极结构两侧的所述半导体衬底中形成源漏极。
可选地，所述步骤S5包括：
步骤S51：沉积所述层间介电层，以覆盖所述半导体衬底和所述栅极结构；
步骤S52：图案化所述层间介电层，以在所述栅极结构之间形成接触孔开口，露出所述半导体衬底。
可选地，在所述步骤S52之后，所述方法进一步包括在所述接触孔开口中填充导电材料的步骤，以形成所述接触孔。
可选地，在所述步骤S1中，所述控制栅选用多晶硅。
本发明还提供了一种基于上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中形成第一间隙壁之后进行回蚀刻，以去除控制栅上顶部的第一间隙壁层，以减小所述控制栅顶部的关键尺寸，形成上窄下宽的结构，增加所述控制栅顶部和接触孔之间的间距，防止所述控制栅和所述接触孔发生桥连。
此外，除了对所述栅极结构的形状进行改进之外，还对所述栅极顶部进行氧化以形成氧化物绝缘层，即使所述控制栅和所述接触孔发生接触时也能起到绝缘作用，进一步防止所述控制栅和所述接触孔发生桥连，通过上述双重改进，可以极大的提高器件的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1c为现有技术中所述半导体存储器件的制备过程示意图；
图2a-2g为本发明一实施方式中所述半导体存储器件的制备过程示意图；
图3为本发明一实施方式中所述半导体存储器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前所述半导体器件的制备方法如图1a-1c所示，首先如图1a所示，首先提供半导体衬底101，在所述半导体衬底101上形成栅极介电层102，在所述栅极介电层上形成第一栅极材料层、ONO隔离层、第二栅极材料层，然后图案化所述第一栅极材料层、ONO隔离层、第二栅极材料层，以在所述半导体衬底上分别形成浮栅103和控制栅104，然后对所述栅极进行氧化步骤，以在所述栅极的侧壁上形成氧化物层。
接着如图1b所示，执行LDD离子注入以在所述栅极两侧的所述衬底中形成LDD掺杂区域，在所述栅极的侧壁上形成间隙壁材料层并进行蚀刻，以得到间隙壁105，然后在执行源漏注入，以形成源漏。
接着如图1c所示，在所述半导体衬底101上形成接触孔蚀刻停止层，以覆盖所述栅极和所述半导体衬底101，接着沉积层间介电层，以覆盖所述接触孔蚀刻停止层，然后图案化所述层间介电层，以在所述半导体衬底和所述栅极上形成接触孔开口，最后在所述接触孔开口中沉积导电材料，以形成接触孔。
随着半导体器件的不断缩小，其中所述控制栅104和所述接触孔之间的距离越来越小，在制备过程中很容易发生桥连，从而造成器件性能降低或者失效，在尺寸不断降低的情况下，如何保持所述器件的性能，成为亟需解决的问题。
实施例1
下面结合附图2a-2g对本发明的一种具体实施方式进行说明。
首先，执行步骤201，提供半导体衬底201，在所述半导体衬底201上形成栅极结构。
首先，参照图2a，其中所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
此外，半导体衬底201上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
在所述半导体衬底201上形成栅极介电层202，其中，所述栅极介电层202可以选用本领域常用的介电材料，例如可以选用氧化物。
当选用氧化物作为所述栅极介电层202时，所述栅极介电层202的形成方法可以为高温氧化或者沉积方法，并不局限于某一种方法，可以根据需要进行选择。
在本发明中选用SiO2层作为栅极介电层202，所述栅极介电层202的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。
在该步骤中作为一种具体实施方式，沉积所述SiO2层时可以选用热氧化、原子层沉积、化学气相沉积、电子束蒸发或磁控溅射方法。
执行步骤202，在所述栅极介电层202上依次形成浮栅材料层、隔离材料层和控制栅材料层，并图案化所述浮栅材料层、所述隔离材料层和所述控制栅材料层，以形成浮栅和控制栅，以得到栅极结构。
具体地，如图2a所示，接着在所述栅极介电层202上形成浮栅材料层，其中所述浮栅材料层选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，所述浮栅材料层203的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
在该实施例中，形成多晶硅的浮栅材料层，所述多晶硅选用外延方法形成，具体地，在具体实施例中以硅为例作进一步说明，反应气体可以包括氢气(H2)携带的四氯化硅(SiCl4)或三氯氢硅(SiHCl3)、硅烷(SiH4)和二氯氢硅(SiH2Cl2)等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在栅极介电层表面上外延生长。
进一步，在所述浮栅材料层上形成隔离材料层，所述隔离材料层可以选用本领域常用的绝缘材料，例如ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)，但是并不局限于所述材料。
然后在所述隔离材料层的上方形成控制栅材料层，其中所述控制栅材料层可以选用和所述浮栅材料层相同的材料，也可以选用不同的材料，例如可以在形成金属栅极作为控制栅。
图案化所述浮栅材料层、所述隔离材料层和所述控制栅材料层，以形成浮栅、隔离层和控制栅204，以形成所述栅极结构。
具体地图案化方法包括但不局限于下述方法：在所述控制栅材料层上形成有机分布层(Organicdistributionlayer,ODL)，含硅的底部抗反射涂层(Si-BARC)，在所述含硅的底部抗反射涂层(Si-BARC)上沉积图案化了的光刻胶层，或在所述控制栅材料层仅仅形成图案化了的光刻胶层，所述光刻胶上的图案定义了所要形成栅极结构的图形，然后以所述光刻胶层为掩膜层或以所述蚀刻所述有机分布层、底部抗反射涂层、光刻胶层形成的叠层为掩膜蚀刻所述浮栅材料层、所述隔离材料层和所述控制栅材料层。
然后去除所述有机分布层(Organicdistributionlayer,ODL)，含硅的底部抗反射涂层(Si-BARC)，光刻胶层。
在该步骤中，选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。
在形成所述栅极结构之后还进一步包括对所述栅极结构进行氧化的步骤。
执行步骤203，在所述栅极结构的侧壁上形成第一间隙壁205。
具体地，如图2b所示，在该步骤中，在所述半导体衬底和所述栅极结构上沉积第一间隙壁材料层；其中，所述第一间隙壁材料层选用聚合物材料层，然后图案化所述第一间隙壁材料层，以去除所述半导体衬底和所述栅极结构顶部的所述第一间隙壁材料层，仅保留所述栅极结构侧壁上的第一间隙壁材料层，以形成所述第一间隙壁。
然后，执行单元LDD(cellLDD)离子注入，具体地，在所述半导体衬底上形成LDD注入掩膜层并图案化，以在所述LDD注入掩膜层中形成要注入的区域的图案；然后以所述LDD注入掩膜层为掩膜执行单元LDD(cellLDD)离子注入，以形成所述单元LDD(cellLDD)区域；最后去除所述LDD注入掩膜层，以得到所述LDD区域。
其中，所述LDD离子注入方法、以及离子注入剂量均可以选用本领域常用的方法，在此再赘述。最后去除所述LDD注入掩膜层，所述去除方法可以选用灰化法，但并不局限于所述方法。
执行步骤204，回蚀刻所述第一间隙壁205，去除所述控制栅204顶部侧壁上的所述第一间隙壁205，以露出所述控制栅204顶部的侧壁。
具体地，如图2c所示，在该步骤中回蚀刻所述第一间隙壁205，露出所述栅极结构顶部的侧壁，在该步骤中去除的所述第一间隙壁205的量为50-70nm，所述去除的量是指从控制栅的顶部往下蚀刻去除50-70nm所述第一间隙壁205。
所述蚀刻方法可以选用干法蚀刻或者湿法蚀刻，在一实施方式中，可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，可选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，可选为10-60s，同时在本发明中选用较大的气体流量，在本发明所述N2的流量为30-300sccm，可选为50-100sccm。
在蚀刻去除部分所述第一间隙壁之后，所述控制栅的顶部尺寸缩小，而所述浮栅的尺寸仍保持不变，为目标尺寸，从而得到上窄下宽的形状，所述形状增加了所述控制栅和所述漏区接触孔之间的空间距离。
执行步骤205，氧化露出的所述控制栅204顶部的侧壁，以形成氧化物绝缘层。
如图2d所示，在该步骤中，选用快速热退火氧化方法(RTO)氧化所述栅极结构顶部的侧壁，具体地，所述快速热氧化步骤可以选用常规的快速热氧化方法进行，在本发明的一具体实施方式中选用O2或者含有O2的气氛对所述器件进行热处理，所述热处理温度在800-1500℃，可选为1100-1200℃，处理时间为2-30min，经过所述处理在所述衬底上形成具有一定厚度氧化物层。
在所述控制栅的侧壁上形成所述氧化物层是为了起到绝缘作用，在形成接触孔的过程中防止所述控制栅和所述接触孔发生桥连。
在本发明中去除控制栅上顶部的第一间隙壁层，以减小所述控制栅顶部的关键尺寸，形成上窄下宽的结构，增加所述控制栅顶部和接触孔之间的间距，防止所述控制栅和所述接触孔发生桥连，进一步，除了对所述栅极结构的形状进行改进之外，还对所述栅极顶部进行氧化以形成氧化物绝缘层，即使所述控制栅和所述接触孔发生接触时也能起到绝缘作用，进一步防止所述控制栅和所述接触孔发生桥连，通过上述双重改进，可以极大的提高器件的良率。
执行步骤206，在所述栅极结构的侧壁上形成第二间隙壁材料层206，并执行源漏注入，以在所述半导体衬底中形成源漏极。
具体地，如图2e所示，然后在所述半导体衬底上形成第二间隙壁材料层206，以覆盖所述栅极结构和所述半导体衬底，第二间隙壁材料层206可以为SiO2、SiN、SiOCN中一种或者它们组合构成。例如第二间隙壁材料层206为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层。
其中在该步骤中，并不去除所述栅极结构顶部的所述第二间隙壁材料层206，以作为保护，防止所述控制栅和后续步骤中形成的接触孔发生桥连，所述第二间隙壁材料层206能进一步起到隔离的作用。
然后在所述半导体衬底上形成源漏注入掩膜层；以所述源漏注入掩膜层为掩膜，执行单元源漏(cellS/D)注入，以在所述LDD区域中形成单元源漏(cellS/D)极。
具体地，在所述栅极结构两侧的半导体材料层上进行单元源漏(cellS/D)注入，其中所述单元源漏(cellS/D)的离子类型以及掺杂的浓度均可以选用本领域常用范围。在本发明中选用的掺杂能量为1000ev-30kev，可选为1000-10kev，以保证其掺杂浓度能够达到5E17～1E25原子/cm3。
进一步，在源漏注入后还可以进行退火步骤，具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。
执行步骤207，沉积所述层间介电层207，以覆盖所述半导体衬底和所述栅极结构。
具体地，如图2f所示，所述层间介电层207可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
此外，所述层间介电层207也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
执行步骤207，图案化所述层间介电层207，以在所述栅极结构之间形成接触孔开口、露出所述半导体衬底，在所述接触孔开口中填充导电材料，以形成所述接触孔。
具体地，如图2g所示，在所述层间介电层207上形成具有接触孔图案的掩膜层，以所述掩膜层为掩膜蚀刻所述层间介电层207，以在所述层间介电层207中在所述栅极结构之间形成接触孔开口。
然后沉积导电材料，以填充所述接触孔开口并执行平坦化，以形成接触孔，和所述半导体衬底形成连接。
具体地，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
较佳地，导电材料为钨材料。在本发明的一具体地实施方式中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
至此，完成了本发明实施例的半导体存储器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中形成第一间隙壁之后进行回蚀刻，以去除控制栅上顶部的第一间隙壁层，以减小所述控制栅顶部的关键尺寸，形成上窄下宽的结构，增加所述控制栅顶部和接触孔之间的间距，防止所述控制栅和所述接触孔发生桥连。
此外，除了对所述栅极结构的形状进行改进之外，还对所述栅极顶部进行氧化以形成氧化物绝缘层，即使所述控制栅和所述接触孔发生接触时也能起到绝缘作用，进一步防止所述控制栅和所述接触孔发生桥连，通过上述双重改进，可以极大的提高器件的良率。
其中，图3为本发明一具体实施方式中半导体器件的工艺流程图，具体地包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极结构，所述栅极结构包括依次形成的浮栅和控制栅；
步骤S2：在所述栅极结构的侧壁上形成第一间隙壁并进行回蚀刻，以去除所述控制栅顶部侧壁上的所述第一间隙壁，露出所述控制栅顶部的侧壁；
步骤S3：氧化露出的所述控制栅顶部的侧壁，以形成氧化物绝缘层；
步骤S4：沉积第二间隙壁材料层，以覆盖所述半导体衬底和所述栅极结构；
步骤S5：沉积层间介电层并在所述层间介电层中形成位于所述栅极结构之间的接触孔。
实施例2
本发明还提供了一种半导体存储器件，所述半导体存储器件选用实施例1所述的方法制备。通过所述方法制备得到的半导体存储器件中栅极结构呈上窄下宽的结构，增加所述控制栅顶部和接触孔之间的间距，防止所述控制栅和所述接触孔发生桥连。此外，所述控制栅顶部侧壁上还形成有氧化物层，以作为绝缘层，即使所述控制栅和所述接触孔发生接触时也能起到绝缘作用，进一步防止所述控制栅和所述接触孔发生桥连，通过上述双重改进，可以极大的提高器件的良率。
实施例3
本发明还提供了一种电子装置，包括实施例2所述的半导体存储器件。其中，半导体存储器件为实施例2所述的半导体存储器件，或根据实施例1所述的制备方法得到的半导体存储器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体存储器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极结构，所述栅极结构包括依次形成的浮栅和控制栅；
步骤S2：在所述栅极结构的侧壁上形成第一间隙壁并进行回蚀刻，以去除所述控制栅顶部侧壁上的所述第一间隙壁，露出所述控制栅顶部的侧壁；
步骤S3：氧化露出的所述控制栅顶部的侧壁，以形成氧化物绝缘层；
步骤S4：沉积第二间隙壁材料层，以覆盖所述半导体衬底和所述栅极结构；
步骤S5：沉积层间介电层并在所述层间介电层中形成位于所述栅极结构之间的接触孔。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，选用快速热退火氧化法来氧化所述栅极结构顶部的侧壁。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述栅极结构还包括位于所述浮栅和所述控制栅之间的隔离层。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，回蚀刻所述第一间隙壁，以去除所述控制栅从顶部往下50-70nm的所述第一间隙壁。
5.根据权利要求1所述的方法，其特征在于，所述步骤S2包括：
步骤S21：在所述半导体衬底和所述栅极结构上沉积第一间隙壁材料层；
步骤S22：蚀刻所述第一间隙壁材料层，以在所述栅极结构的侧壁上形所述第一间隙壁。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S4之后，所述方法进一步包括执行源漏注入的步骤，以在所述栅极结构两侧的所述半导体衬底中形成源漏极。
7.根据权利要求1所述的方法，其特征在于，所述步骤S5包括：
步骤S51：沉积所述层间介电层，以覆盖所述半导体衬底和所述栅极结构；
步骤S52：图案化所述层间介电层，以在所述栅极结构之间形成接触孔开口，露出所述半导体衬底。
8.根据权利要求7所述的方法，其特征在于，在所述步骤S52之后，所述方法进一步包括在所述接触孔开口中填充导电材料的步骤，以形成所述接触孔。
9.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述控制栅选用多晶硅。
10.一种基于权利要求1至9之一所述的方法制备得到的半导体存储器件。
11.一种电子装置，包括权利要求10所述的半导体存储器件。
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