經濟部智慧財產局員工消费合作社印製 561614 A7 _ B7 五、發明說明（1 ) 〔本發明所屬之技術領域〕 本發明係有關於一種半導體裝置之製造方法及半導體 裝置’特別是有關於一種適於在半導體基板上設置場效電 晶體之半導體裝置之製造方法及半導體裝置技術的有效的 技術。 〔背景技術〕 爲了要提高場效電晶體的集成度以及驅動能力，由於 縮小其尺寸極爲有效，因此，近年來，乃急速地使之微細 化，另一方面，由於電源電壓爲一定，因此，元件內部之 電場增加的結果，會發生短通道效果等之會對元件特性帶 來惡化影響的問題。該短通道效果，由於隨著通道長度的 縮小，汲極電壓的影響會及於閘極的正下方，因此，在半 導體基板表面的電位（potential )會降低，而導致閾値電 壓發生變動（降低），或是減少執行通道長度等各種之惡 化影響。當該短通道效果再顯著時，則汲極電流會變得無 法被閘極電壓所控制，而發生所謂的擊穿（punch through )，而產生源極·汲極間之漏電流增加的問題。該擊穿情 形已知在例如 DRAM ( Dynamic Random Access Memory )之轉送閘中，會引起記憶保持功能的惡化。而避免該問 題的技術，則檢討在應該抑制短通道效果之場效電晶體的 源極領域以及汲極領域的通道側端部，設置導電性質與通 道之雜質相同之高雜質濃度的半導體領域（以下稱爲袋狀 (pocket )領域）的技術。此外，有關設置袋狀領域的技 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 —^--------^-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消#合作社印製 561614 A7 ___B7 五、發明說明（2 ) 術，則例如記載於U S P 5，7 8 0，3 2 8。 如上所述，本發明人發現爲了要確保微細之場效電晶 體的動作信賴性，雖然一般而言設置袋狀領域會有效，但 是當採用該構造時，則因爲日益進展之高集成化或閘極之 構造的變化，反而會阻礙到元件以及配線的高密度配置。 亦即，在設置袋狀領域時，若是相鄰元件的間隔太狹 窄時，則在其之間，導入到其中一個場效電晶體之形成領 域的短通道抑制的雜質，會被鄰接之另一個場效電晶體的 閘極所阻礙，而變得無法到達到位在其中一個場效電晶體 之閘極之端部下方的半導體基板。因此，導入該用於抑制 該短通道效果之雜質的技術，則必須將彼此相鄰之閘極的 間隔確保到某個程度。特別是近年來，則採用一閘極是由 多個的導體膜所構成，而在閘極上設置間隙絕緣膜的構造 。此時，由於閘極（包含間隙絕緣膜）會變高，因此，不 得不將彼此相鄰之閘極的間隔設得更大。又，例如在 DRAM中之感測放大器等之直接周邊電路的佈局（ layout )，由於是根據記憶單元之佈局間距（layout pitch )所決定，因此不得不將.加工尺寸以及佈局的間隔設成較 在同一半導體基板中之其他的周邊電路以及邏輯電路爲小 ，但是如此一來，變得很難用於形成袋狀領域的雜質注入 ，而防礙其微細化。 又，本發明人，則根據本發明的結果，針對導入用於 抑制短通道效果之雜質的技術來調查其習知例。結果，有 關該種技術，則例如記載於特開平6 - 3 5 0 0 4 0號公 .---^裝-----1--訂· — -—----- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5- 經濟部智慧財產局員工消t合作社印製 561614 A7 __ B7 五、發明說明（3 ) 報中，在此，則公開一在將用於抑制導入短通道效果的雜 質導入到半導體基板之前，設置可讓閘極與其周圍露出之 開口的光阻膜，藉由該光阻膜與閘極，使得用於抑制短通 道效果之雜質不會從閜極導入到一定範圍內的領域，而形 成具有與不具有袋（pocket )層的電晶體，根據有無該袋 層形成閾値電壓不同的電晶體的技術。 本發明之目的在於提供一種在不會造成場效電晶體之 性能惡化下，能夠提高元件集成度的技術。 本發明之上述以及其他的目的與新的特徵，可以從本 說明書的記載以及所附的圖面而明白。 在本案所公開之發明中，若是要簡單地說明代表者之 槪要內容，則如下所述。 本發明之半導體裝置之製造方法，藉著彼此相鄰之閘 極的陰影（Shadow )效果，可以使得用於抑制場效電晶 體之短通道效果的雜質不會被導入到位在其彼此相鄰之閘 極間的半導體基板。 本發明之半導體裝置之製造方法，其主要是針對一在 半導體基板上設有多個場效電晶體之半導體裝置之製造方 法，其特徵在於： (a).在上述半導體裝置上形成作爲上述多個場效 電晶體之閘極，而具有第1邊與和此交差之第2邊的第1 閘極、以及具有第3邊與和此交差之第4邊的第2閘極的 過程及； (b ) •在上述過程（a )之後’將用於抑制上述場 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------—^--------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（4 ) 效電晶體之短通道效果的雜質，呈斜向地導入上述半導體 基板的過程， 讓上述第1閘極以及第2閘極，在使上述第1邊與第 3邊能夠彼此相向，而彼此鄰接的狀態下被形成，而使得 針對於上述第1邊以及第3邊，從在平面上交差的第1方 向入射到上述半導體基板之用於抑制上述短通道效果的雜 質，能夠被上述第1閘極以及第2閘極所阻隔，而不會被 導入到位於上述第1閘極與第2閘極之間的第1領域中的 半導體基板。 本發明之半導體裝置之製造方法，其主要是針對一在 半導體基板上設有多個場效電晶體之半導體裝置之製造方 法，其特徵在於： (a) •在上述半導體裝置上形成作爲上述多個場效 電晶體之閘極，而具有第1邊與和此交差之第2邊的第1 閘極、以及具有第3邊與和此交差之第4邊的第2閘極的 過程及； (b ) •在上述過程（a )之後，將用於抑制上述場 效電晶體之短通道效果的雜質，呈斜向地導入上述半導體 基板的過程， 讓上述1閘極以及第2閘極，在使上述第1邊與第3 邊能夠彼此相向，而彼此鄰接的狀態下被形成，而使得針 對於上述第1邊以及第3邊，從在平面上交差的第1方向 入射到上述半導體基板之用於抑制上述短通道效果的雜質 ，能夠被上述第1閘極以及第2閘極所阻隔，而不會被導 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 I ! I--1 I --------^« — — 1 —---- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 561614 A7 _____B7 五、發明說明（5 ) 入到位於上述第1閘極與第2閘極之間的第1領域中的半 導體基板，但會被導入到從上述第i領域，隔著第1閘極 ，呈平面地被配置的第2領域，以及從上述第1領域，隔 著第2閘極，呈平面地被配置的第3領域中的半導體領域 〇 又’本發明之半導體裝置之製造方法，則在具有上述 第1閘極之第1場效電晶體以及具有上述第2閘極之第2 場效電晶體的各通道，與爲上述第1場效電晶體以及第2 場效電晶體所共有之源極領域之間，不形成由導入用於抑 制上述短通道效果之雜質所形成的半導體領域，而在上述 第1場效電晶體以及第2場效電晶體之各通道與各汲極之 間，則形成由導入用於抑制上述短通道效果之雜質所形成 的半導體領域。 發明之實施形態 以下請根據圖面來詳細說明本發明的實施形態（此外 在說明實施形態的所有的圖中，具有相同的功能的元件則 附加相同的符號，且省略其反覆的說明。 又，在以下的說明中，將被形成在半導體基板之用於 抑制短通道效果的半導體領域稱爲袋狀（pocket )領域。 又，將 η 通道型的 MISFET( Metal Insulator Semiconductor Filed Effect Thransistor )簡稱爲 nMI SFET，將p通道型的MI SFET簡稱爲 p Μ I S F E T。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 - 111---Ί 11 ί I ----— — 訂 ------I (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 561614 五、發明說明（6 ) (實施形態1 ) 首先，在說明本發明的技術思想前，先根據第6 0圖 以及第6 1圖來說明經本發明所檢討之Μ I S F E T的形 成技術。此外，在第60圖（a)以及第6 1圖（a)中 ’在各被導入雜質的領域，則附加不同網點的陰影。而此 是爲了要易於看圖面而設，並非是表示雜質濃度的高低。 首先，第60圖（a) ，（b)係表示在導入用於抑 制短通道效果的雜質時，在半導體基板1 〇 〇的平面圖以 及其A - A線的斷面圖。在半導體基板1 〇 〇上，乃經由 閘極絕緣膜1 0 1，彼此呈平行地配置有被實施圖案成平 面帶狀的2個閘極1 0 2。在該雜質的導入過程中，如同 圖（a )之箭頭所示，係從平面上彼此交差的4個方向（ 相對於閘極1 0 2之延伸方向呈平行的方向，以及交差的 方向）導入，且如同圖（b )之箭頭所示，呈斜向地導入 到半導體基板100的主面。藉此，該袋狀領域103， 則被形成在半導體基板1 0 0。由於該袋狀領域1 0 3， 係斜向地將其雜質導入到半導體基板1 0 0的主面，因此 ，其端部如進入閘極1 0 2之端部下方般地被形成。在平 面上，袋狀領域1 〇 3之圖案的一部分，則與閘極1 0 2 之圖案的一部分重疊。 接著，第6 1圖（a) ，（b)係表在導入用於形成 Μ I S F E T ( Metal Insulator Semiconductor Filed Effect Transistor )之源極、汲極的雜質的過程中，半導體 基板1 0 0的部分平面圖以及其A - A線的斷面圖。在該 ---T--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9- 經濟部智慧財產局員工消費合作社印製 561614 Α7 ____ Β7 五、發明說明（7 ) 雜質的導入過程中，係以閘極1 〇 2作爲掩罩，且如同圖 (b )之箭頭所示，將雜質呈垂直地導入到半導體基板1 0 0的主面。藉此，可以使源極·汲極用的半導體領域1 0 4 ’相對於閘極1 0 2呈自我整合地形成在半導體領域 100上。該源極·汲極用的半導體領域1〇4，由於是 以閘極1 0 2作爲掩罩而形成，因此，會在其端部不會進 入到閘極1 0 4之端部下方，且袋狀領域1 〇 3會殘留在 源極·汲極兩方之半導體領域1 〇 4之通道側的端部的情 況下被形成（或是半導體領域1 0 4可以形成爲在其雜質 ，即使在之後的熱處理中，些微地擴散到閘極1 〇 2之端 部下方，也會讓袋狀領域10 3殘留下來的程度）。藉此 ，可以抑制因爲隨著Μ I S F E T的微細化所帶來的短通 道效果，而能夠提高Μ I S F Ε Τ的動作信賴性。 但是，在導入用於抑制短通道效果之雜質的過程中， 藉著斜向坤將該雜質導入到半導體基板1 0 0的主面，可 將袋狀領域1 0 3形成在源極·汲極用之半導體領域 1 0 4的通道側的端部。但是，因此，無法將彼此鄰接之 閘極1 0 2的間隔設成太小。而此是因爲當該間隔太小時 ，則在鄰近之間，被導入到其中一個MISFET之形成 領域的短通道效果抑制用的雜質，會被鄰近之另一個 Μ I S F Ε Τ的閘極1 0 2所阻擋，而變得無法到達位在 其中一個Μ I S F ΕΤ之閘極1 0 2之端部下方的半導體 基板1 0 0之故。因此，該短通道效果抑制用之雜質的導 入過程，則必須要考慮到閘極1 〇 2會成爲陰影的因素（ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- ：---------------^--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) Shadow效果），而確保某種程度之彼此鄰接之閘極1 〇 2 的間隔。特別是近來採用了以多個導體膜來構成閘極 1 0 2，而在閘極1 0 2上設置間隙（gap )絕緣膜的構 造，此時，由於閘極1 0 2 (包含間隙絕緣膜在內）的高 度會變高，因此，彼此相鄰之閘極的間隔，則不得不更加 加寬。亦即，本發明人發現想要確保經微細之 Μ I S F E T的動作信賴性的構造，會爲了要應付微細化 或是閘極構造的變化，而反而會阻礙到根本完全沒有任何 關係的元件或是配線的高密度配置的問題。 在此，本發明人針對當想要確保微細之Μ I S F Ε Τ 的動作信賴性時，卻會阻礙到元件之高密度配置，但是若 是以元件或配線的高密度配置爲優先時，則動作信賴性反 而會惡化的情形加以檢討的結果，則發明以下的技術思想 。以下，根據第1圖〜第3圖來說明此。此外，在第1圖 (a )以及第2圖（a )中，則針對各被導入雜質的領域 附加不同網點的陰影，而此是爲了易於看圖而設，並非是 表示雜質濃度的高低。 首先，第1圖（a ) ，（ b )係在用於抑制短通道效 果之雜質的過程中，半導體基板1之MISFET形成領 域的平面圖及其A — A線的斷面圖。在半導體基板1上， 則經由閘極絕緣膜2，呈平行地配置有被實施圖案成平面 帶狀的2個閘極3。在此，彼此相鄰之閘極3的間隔，則 變成較在第6 0圖以及第6 1圖所示的情形爲狹窄，亦即 ，成爲一高密度配置。此外，在該相鄰的閘極3，3之間 (請先閱讀背面之注意事項再填寫本頁) ---------訂 --- s'. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 經濟部智慧財產局員工消費合作社印製 561614 Α7 ---- Β7 五、發明說明（9 ) ’則配置有各自之Μ I S F E T的源極形成領域。亦即， 彼此相鄰的2個MI SFET，則被配置成共用1個源極 領域。此外，各Μ I S F Ε 丁的汲極領域則各自擁有。又 ’弟1圖（b )的符號表示溝型的分離部（trench isolation )。 即使該短通道抑制用之雜質的導入過程，也是如同圖 (a )之箭頭所示，從平面上，例如相對於閘極3之延伸 方向（閜極寬度）呈交差的2個方向（以下稱爲第1方向 )’以及沿著閘極3之延伸方向的2個方向（以下稱爲第 2方向）共4個方向導入該雜質，且如同圖（b )之箭頭 所示’斜向地導入到半導體基板1的主面，而將袋狀領域 5形成在半導體基板1。此時，在MISFET的汲極形 成領域中，雖然與上述同樣地，袋狀領域5的端部（通道 方向的端部），係沿著閘極3的閘極寬度方向，而進入閘 極3之端部（通道方向的端部）下方，但是在 Μ I S F E T的源極形域領域中，則與以上不同，袋狀領 域5的端部並未進入到閘極3的端部下方。亦即，在源極 形成領域中的袋狀領域5的圖案，在平面上並未與閘極3 的圖案發生重疊。或者即使袋狀領域5的端部進入到閘極 3之端部下方，但是只會進入到會被來自後述之源極·汲 極用之半導體領域的雜質擴散所抵消的程度。而此是因爲 在該源極形成領域側，雖然來自上述第2方向的雜質會被 導入到半導體基板1，但是來自上述第1方向（與閘極3 之延伸方向（閘極寬度）交差的方向）的雜質，卻因爲閘 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- ^----— --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7 B7 五、發明說明（i〇 ) (請先閱讀背面之注意事項再填寫本頁) 極3成爲陰影，而無法到達半導體基板1之故（參照第1 圖）。亦即，在此一階段，被形成在Μ I S F E T的源極 形成領域的袋狀領域5，其寬度方向的尺寸會根據彼此相 鄰之閘極3，3的間隔被規定。 接著，第2圖（a) ，（b)係表在導入用於形成 MISFET之源極·汲極的雜質的導入過程中，半導體 基板1之Μ I S F E T形成領域的平面圖以及其A — A線 的斷面圖。在該雜質的導入過程中，以閘極3作爲掩罩， 且如同圖（b)之箭頭所示，將該雜質垂直地導入到半導 體基板1的主面，藉此，可以使MISFETQ之源極用 的半導體領域6 S以及汲極用的半導體領域6 D能夠相對 於閘極3呈自我整合地定位，而良好地形成在半導體基板 1。此時，由於將閘極3當作掩罩來使用，因此，源極用 的半導體領域6 S以及汲極用的半導體領域6 D，其端部 皆不會進入到閘極3的端部下方。 經濟部智慧財產局員工消費合作社印製 源極用的半導體領域6S，對於各MI SFETQ而 言，則成爲共有的領域。又’被形成在源極形成領域之袋 狀領域的導電型式，則藉由被導入到源極形成領域之源極 •汲極用之雜質的導電型式所抵消。亦即，袋狀領域5不 會殘留在源極用之半導體領域6 S之通道側的端部。而此 是因爲在源極形成領域側’在導入用於抑制短通道效果之 雜質的過程中，雜質未被導入到閘極3之端部下方之故。 另一方面，袋狀領域5則殘留在汲極用之半導體領域 6 D之通道側的端部（或是可以將汲極用之半導體領域 -13 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（11 ) 6 D形成爲在之後的熱處理中，即使其雜質些微擴散在聞 極3的端部下方，也可以讓袋狀領域5殘留下的程度）。 因此，即使在源極用之半導體領域6 S側未設置袋狀領域 5，也能夠抑制來自汲極用之半導體領域6 D側之空乏層 的擴大，因此，不會損及Μ I S F E T Q的動作信賴性。 亦即，根據本發明之技術思想，不會損及Μ I S F Ε Τ在 動作上的信賴性，而能夠縮小閘極3之鄰接間隔。又，特 別是不需要追加製程，或是導入複雜的製程。 第3圖係用於說明在本發明之技術思想中，短通道效 果抑制用之雜質的導入角度Θ、閘極高度h、以及最小閘 極鄰接間隔s之關係。此外，在此，所謂的雜質的導入角 度Θ，係指雜質離子相對於垂直於半導體基板1之主面的 軸所成的入射角度。又，所謂的閘極高度h，以在閘極3 形成有間隙絕緣膜7之情形爲例，係指從半導體基板1之 主面到間隙絕緣膜7之上面爲止的高度。更者，最小閘極 鄰接間隔S，係指彼此相鄰之閘極的間隔，而能夠將用於 抑制短通道效果的雜質導入到位在閘極3之部下方的半導 體基板1的最小的間隔。 在將用於抑制短通道效果之雜質打入到半導體基板1 時的最小閘極鄰接間隔s，則可以根據閘極高度h，短通 道效果抑制用之雜質的導入角度，而以s = hx t a η 0 來表示。因此，若是將彼此相鄰之閘極3的鄰接間隔設成 較該最小閘極鄰接間隔s爲小時，則短通道效果抑制用的 雜質’會因爲彼此相鄰的閘極3，而變得無法被導入到位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 14- ------：—J—--------^---------^9— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 A7 ____ B7 五、發明說明（12 ) 於閘極3之端部下方的半導體基板1。亦即，本發明的技 術思想，最好是將彼此相鄰之Μ I S F E 丁之閘極的鄰接 間隔，配置成較最小閘極鄰接間隔s爲小。 接著’則針對將本發明之技術思想應用在具有例如由 ηΜΙ SFET 以及 pMI SFET 所構成之 CMI S ( Complimentary MIS )電路之半導體裝置之製造方法時的情 形來加以說明。此外，在此說明中之第4圖〜第1 8圖之 nMISFET係表nMISFET的形成領域，而 pMI SFET係表pMI SFET之形成領域。又， N W爲η型阱（well )供電領域，P W爲ρ型阱供電領域 。此外，在圖中左側之η Μ I S F E T以及 ρ Μ I S F Ε Τ形成領域（Β )，與右側之 η Μ I S F Ε Τ以及ρ Μ I S F Ε Τ形成領域（A )，貝[J 如後所述，其閘極的間隔、源極·汲極旳構造皆不同。 第4圖所示之半導體基板（在此階段係一同時具有多 個半導體晶片形成領域竹旳半導體晶圓）i，例如由ρ -型 的單晶矽所構成，而在其主面形成有溝型的分離部4。該 分離部4，當在半導體基板1的厚度方向形成分離溝4 a 後，則藉由C V D法等而被覆例如由氧化矽膜所構成之分 離膜 4 b，更者，則藉由 CMP ( Chemical Mechanical Polishing )法等來消除該分離膜4 b，以使得只殘留在分 離膜4 b內。 首先，如第5圖所示，將露出P型阱形成領域，而其 他之領域則被覆蓋之光阻膜8 a形成在半導體基板1的主 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- ---------T--^^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（13 ) 面上。之後，則以此當作掩罩，以垂直或是接近於垂直的 角度，將例如硼（B )或是二氟化硼（B F 2 )的離子注入 到半導體基板1的主面，而將p型阱9形成在半導體基板 1 〇 之後，在除去光阻膜8 a後，藉著對半導體基板1實 施熱處理，而在電氣上激發被導入到半導體基板1的雜質 〇 接著，在除去光阻膜8 a後，如第8圖所示，在將露 出η型阱形成領域，且其他之領域則被覆蓋之光阻膜8 b 形成在半導體基板1之主面上後，則以此當作掩罩，以垂 直或是接近於垂直的角度，將磷（P)或砷（A s )的離 子注入到半導體基板1的主面，藉此，將η型阱1 0形成 在半導體基板1。又，同樣地，以光阻膜8 b當作掩罩， 爲了要調整ρ Μ I S F E T的閾値，例如將硼或是二氟化 硼的離子注入到半導體基板1。 藉著針對半導體基板1實施閘極氧化處理，如第7圖 所示，在半導體基板1的主面上形成例如由氧化矽膜所構 成的閘極絕緣膜2。又，雖然未特別加以限定，但是在形 成上述閘極絕緣膜2後，也可以藉著將半導體基板1在 NO (—氧化氮），或是N2〇 ( —氧化二氮）環境中進行 熱處理，而讓氮偏析在閘極絕緣膜2與半導體基板1的界 面（氧氮化處理）。當閘極絕緣膜2薄到7 n m左右時， 則因爲與半導體基板1之熱膨脹係數差，而在兩者之界面 所產生的應變會變得顯著，而會誘發出熱載子（hot carder (請先閱讀背面之注意事項再填寫本頁) -· I------訂---- 争· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- 561614 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（14 ) )。但由於偏析與半導體基板1之界面的氮會緩和該應變 ，因此，上述的氧氮化處理可以提升具有極薄之閘極絕緣 膜2的Μ I S F E T的信賴性。 接著，在藉由C V D法等，在閘極絕緣膜2上形戶例 如由低電阻的多砂（ρ ο 1 y s i 1 i c ο η )所構成之用於形成閘 極的導體膜後，藉由光阻圖案（photoresist pattern )技 術以及乾蝕刻技術對其實施圖案，藉此，如第8圖所示般 形成閘極3 ( 3 A，3 B )。但是用於形成閘極的導體膜 則並不限於低電阻多矽的單體膜，而能夠進行各種的變更 。例如也可以將鎢的化物膜等形成在低電阻多的膜上，或 是經由氮化鎢或氮化欽等的障壁（barrier )金屬膜，將 如鎢等的金屬膜形成在低電阻多矽膜上。又，也可以經由 C V D法等，將例如由氮化矽膜等所構成的間隙絕緣膜形 成在該導體膜上。此時，在對閘極實施圖案時，也可以對 間隙絕緣膜實施圖案。又，在針對間隙絕緣膜實施圖案後 ，此時，則除去當作蝕刻掩罩而使用的光阻膜，更者，也 可以將經實施圖案的間隙絕緣膜當作蝕刻掩罩，而針對用 於形成閘極的導體膜實施圖案而形成閘極3。 在此則是表示在1個的Μ I S F E T形成領域形成2 個的Μ I S F Ε Τ的情形。因此，將2個的閘極3彼此鄰 接著配置在1個的MISFET形成領域內。其中，第8 圖之左側的ρ Μ I S F Ε Τ以及η Μ I S F Ε Τ的形成領 域（Β )，則分別將彼此鄰接的閘極3 Β，3 Β的鄰接間 隔形成爲較上述之最小閘極鄰接間隔爲大。此外，該 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- · --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15) pMI SFET以及nMI SFET，並未特別指定源極 形成領域以及汲極形成領域的配置情形。另一方面’第8 圖之右側之PMI SFET以及nMI SFET的形成領 域（A )，則分別將彼此鄰接的閘極（第1聞極、第2閘 極）3 A，3 A的鄰接間隔形成爲較上述之最小閘極鄰接 間隔爲小。在本實施形態中’其閘極3 A ’ 3 A的間隔例 如爲0 · 3//m。又，在該pMI SFET以及 η Μ I S F E T的形成領域中，則在彼此相鄰之閘極3 A ，3A之間，對於彼此相鄰的MI SFET而言即成爲共 有的源極領域。 之後，則如在上述之發明的技術思想等中所述般，在 將露出η Μ I S F E T的形成領域，而其他的領域則被覆 蓋之光阻膜8 c形成在半導體基板1的主面後，則以此當 成掩罩，從例如平面上的4個方向（上述第1方向以及第 2方向），斜向地將例如作爲用於抑·制η Μ I S F Ε Τ之 短通道效果之雜質的硼等的離子注入到半導體基板1的主 面，而形成由型的半導體領域所構成的袋狀領域5 p a 、5 p b ( 5 )。此時之雜質的導入角度，則例如相對於 垂直於半導體基板（半導體晶圓）1約3 0度左右。 當經過該過程時，對於已經配置了彼此相鄰的閘極 3 A，3 A者而言，如本發明的技想思想所述般，上述第 1方向上的雜質會被彼此相鄰的閘極3 A，3 A所阻擋， 而未被導入到該相鄰之閘極3 A，3 A之間。亦即，位在 該閘極3 A，3 A之間之袋狀領域5 p a的端部並未進入 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18- · Ί I ------- -訂--------—^-wi (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 A7 _____ B7 五、發明說明（16 ) 到閘極3 A，3 A之端部下方。亦即，袋狀領域5 p a之 圖案在平面上並未與閘極3 A之圖案的一部分發生重疊。 或是即使是進入，也會只進入到一會被來自源極·汲極用 的半導體領域的雜質擴散所抵消的程度。又，即使對於已 經配置了該閘極3 A者而言，由於被形成在Μ I S F E T 之汲極形成領域側的袋狀領域5 p a，在導入雜質時並不 會特別造成阻礙，因此，其端部會稍微地進入到閘極3 A 的下方。亦即，該袋狀領域5 p a之圖案的一部分在平面 上會與閘極3 A之圖案的一部分發生重疊。另一方面，對 於已經配置了彼此相鄰之閘極3 B，3 B者而言，位於其 中間的袋狀領域5 p b以及位於兩側的袋狀領域5 p b， 其端部皆會稍微地進入閘極3 B之端部下方。 接著，如第1 0圖所示，將在之前導入用於抑制短通 道效果之雜質的過程中所使用的光阻膜8 c當作掩罩，而 以垂直或是接近於垂直的角度，將例如磷或是砷離子注入 到半導體基板1，藉此，將η —型的半導體領域6 n a ( 6 n a 1 )形成在半導體基板1。該n_型的半導體領域 6 n a 1具有例如抑制η Μ I S F E T之熱電子（hot electron )效果，以及減低寄生電阻的功能。根據此一過 程，形成在閘極3 A，3 A之間的袋狀領域5 P a的導電 型式會被η-型的半導體領域6 n a 1所抵消’但是其他的 袋狀領域5 p a，5 P b則會殘留在型的半導體領域 6 n a之通道側的端部以及η —型的半導體領域6 n a的下 方。此外，η —型的半導體領域6 n a的雜質濃度’則被形 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- ---Ί — --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17 ) 成爲較袋狀領域5pa，5pb爲高，但是較後述的n+型 的半導體領域爲低。 接著，如第1 1圖所示，在將露出pMI SFET的 形成領域，而其他的領域則被覆蓋的光阻膜8 d形成在半 導體基板1之主面後，則以此當成掩罩，將例如作爲用於 抑制pM I S F E T之短通道效果之雜質的磷等的離子， 在與注入上述用於抑制nM I S F E T之短通道效果的雜 質的條件相同的條件下予以注入，而形成由η -型的半導體 領域所構成的袋狀領域5 n a，5 n b ( 5 )。 . 此時，則與在導入用於抑制η Μ I S F E T之短通道 效果之雜質的過程中所述者同樣地，在P Μ I S F E T的 形成領域中，位於彼此相鄰之閘極3 A之間的袋狀領域 5 n a的端部，則未進入到閘極3 A，3 A之端部下方。 或者是即使是進入，也只會進入到會被來自源極·汲極用 之半導體領域的雜質擴散所抵消的程度。又，即使是已經 配置了該閘極3A者而言，形成在MISFET之汲極形 成領域側的袋狀領域5 n a，其端部會稍微進入閘極3 A 之端部下方。另一方面，對於在pMISFET之形成領 域中，已經配置了彼此相鄰之閘極3 B，3 B者而言，位 於其間的袋狀領域5 n b以及位於兩側的袋狀領域5 n b ，其端部皆會稍微地進入到閘極3 B之端部下方。 在該過程之後，同樣地以光阻膜8 d作爲掩罩，而與 nMI SFET之η—型的半導體領域6na同樣地，也可 以進行用於形成P —型之半導體領域之雜質的導入過程。此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- — — — — — — Ί!·*· — · 1111111 t !!1- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 Α7 __ Β7 五、發明說明（18 ) 時的雜質例如使用硼或是二氟化硼，但是其雜質濃度會設 成較後述的P +型的半導體領域爲高。藉此，可以抵消到位 於閘極3 A、3 A之間之袋狀領域5 n a的導電型式。藉 著設置如此之p —型的半導體領域，能夠提高 Ρ Μ I S F E T的動作信賴性。 之後，在除去光阻膜8 d而得到第1 2圖所示的構造 後，針對半導體基板1實施熱處理，而激發被導入到半導 體基板1的雜質。之後，在如被覆閘極3 ( 3 A，3 B ) 之表面般地，藉由C V D法等，將例如由氧化矽膜所構成 的絕緣膜被覆在半導體基板1的主面上後，藉著異方性的 乾蝕刻法等，針對該絕緣膜實施平坦蝕刻（etch back ) ，而如第1 3圖所示，在閘極3的側面形成側壁1 1。此 外，當在閘極3上形成了間隙絕緣膜時，則側壁1 1變成 被形成在閘極3以及間隙絕緣膜的側面。 之後，如第14圖所示，在形成好讓nMI SFET 之形成領域以及η型阱供電領域（N W )露出，而其他的 部分則被覆蓋的光阻膜8 e後，則以此當作掩罩，以垂直 或是接近於垂直的角度，將例如用於形成nM I S F E T 之源極·汲極的磷或是砷的離子注入到半導體基板1，而 形成nM I S F ETQn之n+型的半導體領域6 n b以及 η型阱供電用的n+型的半導體領域1 0 a。 經過該過程，而形成η Μ I S F E T Q η。而具有閘 極3Α之nMI SFETQn，Qn ’則將位於其閘極 3 A、3 A之間的半導體領域6 η設爲共有的源極用的半 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - ；—TI --------^-------->^_wi (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 ___________B7___ 五、發明說明（19 ) 導體領域6 n S，而將其他之半導體領域6 η設爲汲極用 的半導體領域6 n D。該源極用的半導體領域6 n S以及 汲極用的半導體領域6 n D，則具有η —型的半導體領域 6 n a與η+型的半導體領域6 n b。雖然在該汲極用的半 導體領域6 n D側形成有袋狀領域5 p a ( 5 ) ’但是在 源極用的半導體領域6 n S側，則未形成有袋狀領域。另 一方面，具有閘極3Β的nMISFETQn、Qn，貝(J 具有一對的半導體領域6 η，而將位於其閘極3 B ’ 3 B 之間的半導體領域6 η設爲共有領域。該一對的半導體領 域6 η，則分別具有11_型的半導體領域6 n a與η +型的 半導體領域6 n b。此時，則在一對之半導體領域6 η之 兩者的通道側的端部附近形成有袋狀領域5 P a ( 5 )。 接著，如第1 5圖所示，在將露出PMI SFET之 形成領域以及P型阱供電領域（P W )，而其他的領域則 被覆蓋的光阻膜8 f形成在半導體基板1的主面後，則以 此當作掩罩，以垂直或是接近於垂直的角度，將例如用於 形成pMI SFET之源極·汲極的硼離子注入到半導體 基板1 ，而形成pMISFETQp的p+型的半導體領域 6 P以及p型阱供電用之P +型的半導體領域9 a。此時， 在閘極3 A，3 A之間所形成的袋狀領域5 n a的導電型 式，雖然會被P+型的半導體領域6 P所抵消，但是其他的 袋狀領域5 n a，5 n b，則接近於p +型的半導體領域 6 P之通道側的端部而被殘留下來。 經過該過程，而形成η Μ I S F E T Q η。而具有閘 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- -I--J--裝---- --訂 -------- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（2〇 ) 極3 A之η Μ I S F E T Q p，Q p，則將位於其閘極 3 A，3 Α之間的半導體領域6 ρ設爲共有的源極用的半 導體領域6 p S，而將其他之半導體領域6 p設爲汲極用 的半導體領域6 P D。雖然在該源極用的半導體領域 6 p S側未形成有袋狀領域’但是在汲極用的半導體領域 6 p D側，則形成有袋狀領域5 n a ( 5 )。另一方面’ 具有閘極3B的nMI SFETQp、Qp，則具有一對 的P +型的半導體領域6 P，而將位於其閘極3 B，3 B之 間的ρ +型的半導體領域6 ρ設爲共有領域。在一對之P + 型的半導體領域6 ρ之兩者的通道側的端部附近形成有袋 狀領域5 n b ( 5 )。 之後，在除去光阻膜8 f後，藉著針對半導體基板1 實施熱處理，而在電氣上激發被入到半導體基板1的袋狀 ，如第1 6圖所示般，在半導體基板1形成 nMI SFETQn 與 pMI SFETQp。在此，對於 只在吸極用的半導體領域側形成袋狀領域5的 Μ I S F E T，以及在源極·汲極兩者的半導體領域側形 成袋狀領域5的MI SFET而言，其閾値電壓並不同， 只在汲極側形成袋狀領域5者的閾値電壓，則較在源極· 汲極兩者皆形成的情形爲低。利用此一性質，可以根據各 Μ I S F Ε Τ來設定閾値電壓。亦即，想要將閾値電壓設 成相對較低的Μ I S F Ε Τ，則將其閘極如同閘極3 A、 3 A般地來配置，而對於想要將閾値電壓設成相對較高的 Μ I S F Ε T而言，則可將其閘極如同閘極3 B、3 Β般 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- 4 I I I I ------! — - 訂· —--I I I I I (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（21 ) 地來配置。藉此，能夠調整Μ I S F E T的閾値電壓。 接著，如第1 7圖所示，在藉由CVD法等，在半導 體基板1的主面上被覆例如由氧化矽膜所構成的絕緣膜 1 2 a後，藉由CMP法等對其實施硏磨。接著，如第 1 8圖所示，當在其1絕緣膜1 2 a形可讓半導體領域 6n，6p露出的連接孔13a後，而在絕緣膜12a上 以及連接孔1 3 a內，則依序藉由噴濺法等而被覆有例如 由鋁或鋁合金所構成之導體膜或是鈦系的金屬膜與鋁，更 者，則藉由光石印技術以及乾蝕刻技術對其實施圖案，藉 此而形成第1層配線1 4 a。之後，則經過一般之半導體 裝置的製程，而製造出在半導體基板1上設有 nMI SFETQn與pMI SFETQp之半導體裝置 〇 如此般，根據本實施形態，在不損及Ρ Μ I S F E T Q ρ以及η Μ I S F R Ε 丁 Q η的動作信賴性的情形下， 或是在不必要追加製程，或導入複雜之製程的情形下，能 夠縮小元件或是配線的配置間隔。因此，能夠以低成本來 提供小型且高性能的半導體裝置。 (實施形態2 ) 其次，在說明本發明之其他的實施形態之前，先根據 第1 9圖〜第2 2圖來說明與本實施形態有關之本發明的 技術思想。此外，在第1 9圖中，爲了要容易看圖面，乃 針對閘極附加斜線的陰影。又，第2 0圖〜第2 2圖的（ —：—裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- 561614 經濟部智慧財產局員工消費合作社印製 A7 __B7_________ 五、發明說明（22 ) a )係對應於第1 9圖之A - A線的斷面，而第2 〇圖〜 第2 2圖的（b )則對應於第1 9圖之B — B線的斷面。 在此所說明之本發明之技術思想基本上是與在上述實 施形態1中所說明的技術思想相同，係藉著只在 Μ I S F E T之汲極側設置用於抑制短通道效果之雜質， 而提高閘極之配置密度。在此，則針對在將該技術思想應 用在半導體裝置時之閘極的配置情形加以說明。第1 9圖 係表示此之情形。各閘極3例如被形成爲平面呈：7字形， 例如在第1 9圖的縱方向設置3個，在同圖之橫方向設置 2個。並排在第1 9圖之縱方向的3個閘極3的圖案，則 分別朝著相同的方向被配置，而其鄰接間隔，則較在上述 實施形態1中所述之最小鄰接間隔爲狹窄。藉此，可以達 到閘極3的高密度配置。因此能夠縮小在第1 9之縱方向 的尺寸。 另一方面，並排在第1 9圖之橫方向的2個閘極3的 圖案，則如讓其開口側朝著相反方向般地，以在活性領域 L中之第1 9圖之橫方向的中心線爲邊界，而呈左右對稱 被配置，該鄰接間隔則較最小閘極鄰接間隔爲寬。各閘極 3則如呈平面重疊般地被配置在活性領域L。閘極3與活 性領域L呈平面地重疊的領域，則形成有Μ I S F E T Q 的通道，之所以將閘極3的平面形狀設成例如π字狀，則 如下所述。第1是爲了要以小的占有面積得到大的閘極寬 度，而得到大的驅動能力之故。第2是爲了要藉由閘極3 的圖案，使活性領域L的一部分呈平面地分離，且在該分 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- I ---I --裝！ ！-訂·！----I (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（23 離領域形成MI SFETQ之汲極用的半導體領域gD， 而讓汲極用之半導體領域6 D孤立之故，閘極3竹旳平面 形狀，只要可以滿足該要求即可，例如可爲平面環狀。在 該活性領域L，則在被閘極3所包圍的位置形成汲極用的 半導體領域6 D。此外，在其他的領域，則形成 Μ I S F E T之源極用的半導體領域6 S。亦即，源極用 的半導體領域6S，對於各MI SFETQ而言，則成爲 一共有之源極用的半導體領域。藉此，相較於各 Μ I S F Ε Τ分別具有源極用之半導體領域的情形，能夠 減小Μ I S F Ε Τ的占有面積。因此，可以縮小在第1 9 圖之橫方向的尺寸。1 3 g用於連接閘極3與第1層配線 的連接孔。又，1 3 d爲用於連接汲極用之半導體領域與 第1層配線的連接孔。又，1 3 S爲用於連接源極用之半 導體領域與第1層配線的連接孔。該連接孔1 3 S則針對 各個閘極3 (各個MISFET)而被配置。藉此，能夠 讓被供給到各Μ I S F Ε T之源極的電位得以安定。又， 該連接孔1 3 S則是被配置在於第1 9圖之橫方向上相鄰 的閘極3之間。而在第1 9圖之縱方向上相鄰的閘極3之 間。而在第1 9圖之縱方向上相鄰的閘極3之間，如上所 述，則較最小閘極鄰接間隔爲狹窄，而難以取得與源極用 之半導體領域6 S之導通。 針對該配置來說明應用本發明之技術思想的情形。第 2 0圖（a )，（ b )係表導入用於抑制短通道效果之雜 質的過程。至於導入條件，由於與上述本發明的技術思想 --—τ--裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- 561614 A7 _ B7 五、發明說明（24 ) (請先閱讀背面之注意事項再填寫本頁) 相同，因此省略其說明。在此，是表示在閘極3上形成間 隙絕緣膜7的情形。如第2 0圖（a )所示，形成在 MI SFET之汲極形成領域D的袋狀領域5，雖然是將 其端部形成爲進入閘極3的端部下方，但是形成在 Μ I S F E T之源極形成領域S的袋狀領域5，則其端部 並未進入閘極3的端部下方（或是被形成爲即使進入，也 會被之後來自源極·汲極用之半導體領域的雜質擴散所抵 消的程度）。但是，如第2 0圖（b )所示，即使是同樣 在MI SFET之源極領域S，在第19圖中之B - B線 的斷面，則將袋狀領域5的端部形成爲稍微進入閘極3的 端部下方。亦即，即使1個MISFET之源極用的半導 體領域，也存在有接近此，而形成有袋狀領域5的部分與 未形成之部分。 接著，第21圖（a) ，（b)係表示導入用於形成 經濟部智慧財產局員工消費合作社印製 低雜質濃度之半導體領域（對應於在上述實施形態1中所 述之！1_型的半導體領域6 n a )之雜質的過程。至於導入 條件，由於是與在上述實施形態1中所述者相同，因此省 略其說明。雖然低雜質濃度的半導體領域對於抑制熱電子 效果以及減低寄生電阻是有效，但是對於以下的情形也是 有效。如後所述，用於形成源極·汲極的雜質，是以閘極 3與形成在側面的側壁當作掩罩，而被打入到半導體基板 1內。因此，由此所形成的半導體領域則是離開閘極3。 此時，雖然藉由之後熱處理所產生的雜質擴散，可以使得 閘極3與源極·汲極用的半導體領域之平面的距離縮小到 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 561614 經濟部智慧財產局員工消費合作社印製 A7 B7____ 五、發明說明（25 ) 在動作上不會有問題的程度爲止，但是當不能夠縮小時， 則會有動作不良的情形。近年來，由於熱處理溫度有變低 的傾向，因此此時會有問題。此時，若是在該源極·汲極 用之半導體領域與閘極3之間設置導電性質與源極·汲極 用之半導體領域相同之低雜質濃度的半導體領域時，則能 夠避免該動作不良的情形。 如第2 1圖（a )所示，低雜質濃度的半導體領域 6 a ，乃被形成由斷面來看較袋狀領域5爲淺，且在平面 上具有狹窄之雜質分佈。此時，汲極形成領域，雖然袋狀 領域5如包圍著低雜質濃度之半導體領域6 a之周圍（側 面以及底面）般地被殘留下來，但是位於最小閘極鄰接間 隔中之源極形成領域S，則袋狀領域5的導電性質會被抵 消，而幾乎消失（在此一階段，被殘留在低雜質濃度之半 導體領域6 a的底面側）。但是，如第2 1圖（b )所示 ，即使在相同之Μ I S F E T的源極形成領域S，但是在 第1 9圖的Β — Β線的斷面中，袋狀領域5被殘留在低雜 質濃度之半導體領域6 a的一側面以及底面側。此外，在 第2 1圖（b )中之汲極形成領域D側，由於與同圖的（ a )相同，因此省略其說明。 接著，第22 (a) ，（b)係表導入用於形成具有 較低雜質濃度之半導體領域6 a爲高的雜質濃度，且相同 導電性質之高雜質濃度之半導體領域（對應於在上述實施 形態1中所述之η +型的半導體領域6 n a及p +型的半導 體領域6 p )之雜質的過程。至於導入條件，由於與在上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28 - Ί--^--裝·！ — — — —訂·！---I (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（26) 述實施形態1相同的情形相同，因此省略其說明。又在導 入雜質之前，如在上述實施形態1中所述般，在閘極3以 及間隙絕緣膜7的側面形成側壁1 1。 如第2 2圖（a )所示，高雜質濃度的半導體領域 6 b，在斷面上較低雜質濃度之半導體領域6 a以及袋狀 領域5爲深’而在平面上具有狹窄的雜質分佈情形。此時 在汲極形成領域中，袋狀領域5雖然如包圍低雜質濃度之 半導體領域6 a般地被殘留下來，但是位在最小閘極鄰接 間隔中的源極形成領域S，袋狀領域5的導電性質會被抵 消，而幾乎消失。但是，如第22圖（b)所示，即使是 相同之MI SFET的源極形成領域S，在第1 9圖的 B - B線的斷面中，袋狀領域5則如包圍低雜質濃度之半 導體領域6 a般地被殘留在高雜質濃度之半導體領域6 a 的一側面。此外，在第2 2圖（b )中之汲極形成領域D 側，由於與同圖的（a )相同，因此省略其說明。 接著則針對將本發明之技術思想應用到例如D R A Μ (Dynamic Random Access Memory )的情形來加以說明 ο 第2 3圖係表該DRAM主要部分之等效電路圖。如 同圖所示，該D R A Μ的記憶體領域Μ，係由在行方向延 伸存在的多個的字元線WL (WLn — 1、WLn、 W L η + 1……），在列方向延伸存在的多個的的位元線 BL，以及被配置在該些之交點上的多個的記憶單元MC 所構成。用於記億1位元之資訊的1個記憶單元M C，係 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- —^--------1--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 Α7 _ Β7 五、發明說明（27 ) 由1個的資訊儲存用電容元件c以及呈串聯被連接到此之 1個的記憶單元選擇Μ I S F E T Q s所構成。記憶單元 選擇MlSFETQs的源極·汲極的其中一者，在電氣 上被連接到資訊儲存用電容元件C，而另一者，則在電氣 上與位元線B L連接。字元線W L的一端，則被連接到字 元驅動器W D。 在位元線B L的一端，則在電氣上直接連接有周邊電 路領域（第2 3圖的左側）的感測放大電路S A，預充電 電路P C以及I /〇開關電路S W。感測放大電路S A係 一會檢測出被記憶在記憶單元M C的資訊，且將之放大， 而傳送到輸出電路的電路。各感測放大電路S Α成爲 CM I S ( Complimentary MIS )構造，係由 2 個的 nMI SFETQns 與 2 個的 pMI SFETQps 所 構成。該2個的nMI SFETQn s與2個的 pMI SFETQps，則在電氣上被連接到相鄰的位元 線B L之間。 又，預充電電路P C係一在動作時會將位元線B L的 電位設定在一定之電位的電路，係由3個的 nMI SFETQnp所構成，在電氣上被連接到彼此相 鄰之位元線B L之間。更者，I /〇開關電路S W是一根 據來自列選擇線Y S的信號，將來自一定之位元線B L的 信號輸出到輸出入電路的電路，係由2個的 nMI SFETQny所構成。此外，VBB爲基板電位 。又，Q s h 爲共用（Shared ) Μ I S F E T。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30 - ·---.--裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（28) 又，第2 4圖係表在第2 3圖之電路部分的主要部分 的平面圖，第2 5圖係表在與第2 4圖相同之平面位置座 下，位在第2 4圖之層的上層的平面圖。 在記憶體領域Μ，則配置有多個的活性領域L m。各 活性領域L m則例如被形成爲平面呈長方形狀。該活性領 域L m的外形係根據分離部4所規定。在各活性領域L m 則形成有在2個之記憶單元選擇Μ I S F E T中之源極· 汲極用的半導體領域。此外，記憶體領域Μ被保護環（ guard ring ) G 的包圔。 又，在記憶體領域Μ的第1配線層，則配置有多個的 位元線B L。該位元線B L，則被配置於在第2 4圖之縱 方向（與位元線B L交差的方向）上相鄰的活性領域L m 之間。各位元線B L，則延伸存在於第2 4圖以及第2 5 圖之橫方向（活性領域L m的延伸方向），其端部，則經 由連接孔13al，在電氣上與共用MISFETQsh 的半導體領域1 5 d連接，且在電氣上與周邊電路連接。 此外，位元線B L，雖然如第2 5圖所示般被形成於第1 .層配線，但是爲了要容易了解其位置關係，也同時圖示於 第2 4圖。 共用Μ I S F E T Q s h，則沿著第2 4圖的縱方向 (與位元線B L交差的方向）配置有多個。各共用 MI SFETQsh係由nMI SFET所構成，而具有 源極·汲極用的半導體領域1 5 d與閘極1 5 g，閘極 1 5 g乃爲多個的共用MI SFETQ s h所共用。共用 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •31 - J— 1111 --------訂 i — — -丽—-- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（29 ) Μ I S F ETQ s h之另一個半導體，則與預充電電路 P C之半導體領域1 6 d —體地被形成。 預充電電路P C，乃沿著第2 4圖的縱方向配置有多 個。各預充電電路P C，則是以對4條位元線B L配有1 個的比例被配置。亦即，由於預充電電路P C的配置間隔 係根據記憶體領域Μ的間隔所規定，因此，其加工尺寸較 其他的周邊電路爲小。預充電電路PC的nMISFET Q η ρ具有源極·汲極用的半導體領域1 6 d與閘極 16g。閘極16g，則在各預充電電路PC內以及各預 充電電路P C之間成爲共用。 感測放大電路S A，也沿著第2 4圖的縱方向配置有 多個。構成感測放大電路SA的nMI SFETQn s與 pMISFETQps ，則挾著阱供電領域W，被配置在 第2 4圖的左右。感測放大電路SA，則與預充電電路 P C同樣地，是以對4條位元線B L配有1個的比例而被 配置。上述本發明的技術思想適用於該感測放大電路S A 。而此是因爲由於感測放大電路S A的配置間隔，與預充 電電路P C同樣地是根據記憶體領域Μ的間隔所規定，而 加工尺寸較其他的周邊電路爲小，但是在一般的配置下， 無法在感測放大電路S Α中之Μ I S F Ε Τ的汲極側以及 源極側等兩者形成袋狀領域之故。另一方面，當想要形成 該袋狀領域時，則不得不加大相鄰之感測放大電路S Α的 間隔。在此，利用上述本發明的技術思想（參照第1 9圖 〜第22圖），可以在不增加製程以及不導入高度且複雜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -32- ---·.— 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3〇 ) 之技術的情形下，同時滿足確保信賴性以及縮小配置間隔 等兩方向的要求。如上所述，若是設爲一只將袋狀領域設 在汲極領域，而不設在源極領域側的構造時，則相較於同 時在源極·汲極兩者設置袋狀領域的Μ I S F E T， Μ I S F Ε Τ的閾値電壓會降低。但是，感測放大電路 S A，則將位於其Μ I S F E T Q n s、Q p s中之閘極 3的閘極長度設計成較其他的電路爲長，或是藉著從半導 體基板1施加背偏壓（back bias )，而能夠調整閨値電 壓，藉此，不會有性能惡化的問題。 感測放大電路S A的η Μ I S F E T Q n s以及 pMISFETQps ，則具有源極用的半導體領域6S ，汲極用的半導體領域6 D，以及閘極3。 nMI SFETQns之源極用的半導體領域6S以及汲 極用的半導體領域6D被設定爲D型，而pMI SFET Qp s之源極用的半導體領域6 S以及汲極用的半導體領 域6D則被設定爲p型。nMI SFETQn s以及 pMI SFETQps之汲極用的半導體領域6D，則經 由連接孔1 3 d，在電氣上與上層之第1層配線1 4 a連 接。又，nMI SFETQns 以及 pMI SFET Q P s之源極用的半導體領域6 S，則經由連接孔1 3 S ，在電氣上與上層之第1層配線1 4 b連接。源極用的半 導體領域6 S，則與上述同樣地成爲各Μ I S F Ε T所共 有的領域，藉此可以縮小尺寸。感測放大電路S Α之 MI SFET中之閘極3的長度（閘極長度），爲了要抑 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •33- —:—裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 Α7 ---Β7 五、發明說明（31 ) 制閾値電壓的變動，乃被形成爲較其他之邏輯電路的 MI SFET的長度（閘極長度例如爲〇 · 32//m左右 )爲長，例如爲〇 · 4 # m左右。此外，感測放大電路 SA 之各 nMI SFETQn s 以及 pMI SFET Q n s的佈局等，由於與利用上述第1 9圖來說明的情形 相同，因此省略其說明。 I /〇開關電路SW，也是沿著第2 4圖的縱方向配 置有多個。I/O開關電路SW的nMISFETQny ’具有源極·汲極用的半導體領域1 7 d與閘極1 7 g。 閘極1 7 g，則在各I /〇開關電路S W被共用。此外， 第2 5圖的第1層配線1 4 a，1 4 b，則延伸存在於與 位元線B L之延伸方向相同的方向上，而位元線B L，則 在相同的過程中被形成，該上層的第2層配線，則延伸存 在於與第1層配線1 4 a之延伸方向呈交差的方向上。 接著則說明將本發明的技術思想應用到上述D R A Μ (Dynamic Random Access Memory )或 F R A Μ ( Ferroelectric RAM:強介電體RAM)之製造方法時的例子 。此外，在以後之說明中所使用之圖中的N W表示η型阱 供電領域，P W表示Ρ型阱供電領域。 第2 6圖係表在本實施形態之半導體領域之製造過程 中之半導體基板之主要部分的斷面圖。在半導體基板（在 此階段爲一體地具有多個的半導體晶片之形成領域的半導 體晶圓）1的主面，則與上述實施形態1同樣地形成分離 部4。此外，分離部4則具有元件間之分離功能，以及用 .---；--裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -34- 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（32) 於分離在元件內之阱供電部與元件領域的功能。 首先，在該半導體基板1的主面上’如第2 7圖所示 ，在對露出埋入阱形成領域’而其他以外的領域則被覆蓋 之光阻膜8 g實施圖案後’以此當作掩罩’將例如磷或砷 等之雜質的離子注入到半導體基板1 ’而形成埋入阱1 8 〇 接著，在除去光阻膜8 g後，如第2 8圖所示，在半 導體基板1之主面上’貫施圖案形成一*露出 η Μ I S F E T之形成領域，p型阱供電領域P W，以及 記憶體領域Μ，而讓ρ Μ I S F Ε Τ之形成領域被覆蓋的 光阻膜8 h。之後，則以該光阻膜8 h當作掩罩，而將用 於形成P型阱的雜質以及用於調整η Μ I S F Ε T之閾値 電壓的雜質連續地注入，而形成Ρ型阱9。 在導入該用於形成ρ型阱之雜質的過程中，則分成用 於形成阱，用於形成分離部（isolation )以及用於調整濃 度的3個階段來注入離子。不管是那種情形，皆是將例如 硼（B)或二氟化硼（BF2)等的離子分別導入到半導體 基板1上，藉著分別改變注入離子的能量，可以改變雜質 濃度的峰點深度位置。注入用於形成阱的離子的過程，則 是一以最大的離子注入能量將雜質導入到半導體基板的過 程，而是用來決定在阱之深度方向上的基本的雜質濃度分 佈。注入用於形成分離部的雜質的過程，則是一以第2大 的離子注入能量將雜質注入到半導體基板的過程，而是用 來使相鄰的阱之間，能夠在電氣上分離。更者，注入用於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- ------I--；-------— II -----11 (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7___ 五、發明說明（33 ) 調整濃度之離子的過程，則是一以最小的離子注入能量將 雜質導入到半導體基板的過程，而是用來抑制在形成於阱 之Μ I S F E T之源極·汲極間的漏電流。又，導入用於 調整η Μ I S F Ε Τ之閾値電壓之雜質的過程，則是將例 如硼（Β)或是二氟化硼（BF2)的離子導入到半導體基 板1。 接著，在除去光阻膜8 h後，藉著針對半導體基板1 實施熱處理，而在上述的雜質導入過程中，激發被導入到 半導體基板1的雜質。 其次，如第2 9圖所示，在半導體基板1的主面，貝[J 實施圖案形成一露出pM I S F Ε T之形成領域以及η型 阱供電領域N W，且讓η Μ I S F Ε Τ形成領域以及記憶 體領域被覆蓋之光阻膜8 i後，以此當作掩罩，而連續地 注入用於形成η型阱的雜質，以及用於調整 pMISFET之閾値電壓的雜質，而形成η型阱。 即使該導入用於形成η型阱之雜質的過程，也與上述 Ρ型阱9的情形同樣地，分成用於形成阱，用於形成分離 部，以及用於調整濃度的3個階段來注入離子，在此，則 例如將磷導入到半導體基板1。又，在導入用於調整在厚 膜部中之ρ I SFET的閾値電壓的過程中，雜質的種類 則與在導入用於調整上述ηΜ I S F Ε Τ之閾値電壓的雜 質的情形相同。 接著，在除去光阻膜8 i後，如第3 0圖所示，則在 半導體基板1的主面上實施圖案形成一讓記憶體領域，而 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36- I.---11 --------^» — — — — — — 1— (請先閱讀背面之注意事項再填寫本頁) 561614 Α7 Β7 五、發明說明（34) (請先閱讀背面之注意事項再填寫本頁) 其他以外的領域則被覆蓋的光阻膜8 j 。接著，則以光阻 膜8 i當作掩罩，將用於調整在記憶單元領域中之記憶單 元選擇Μ I S F E T的閾値電壓，例如硼等的雜質的離子 注入到半導體基板i。藉此’能夠良好地設定記憶單元選 擇Μ I S F E T的閾値電壓。 之後，藉著針對半導體基板1實施熱氧化處理，如第 3 1圖所示，在半導體基板1的主面上形成例如由氧化矽 膜所構成的閘極絕緣膜2。又，雖然未特別加以限定，但 是在形成上述閘極絕緣膜2後，也可以藉著將半導體基板 1在NO (—氧化氮），或是N2〇（一氧化二氮）環境中 進行熱處理，而讓氮偏析在閘極絕緣膜2與半導體基板1 的界面（氧氮化處理）。當閘極絕緣膜2薄到8 n m左右 時，則因爲與半導體基板1之熱膨脹係數差，而在兩者之 界面所產生的應變會變得顯著，而會誘發出熱載子（hot carrier )。但由於偏析與半導體基板1之界面的氮會緩和 該應變，因此，上述的氧氮化處理可以提升具有極薄之閘 極絕緣膜2的信賴性，且能夠抑制熱載子，而提高 Μ I S F E T的信賴性。 經濟部智慧財產局員工消費合作社印製 之後，在從下層開始，藉由C V D法等，依序在半導 體基板1上形成閘電極形成用的導體膜以及間隙絕緣膜形 成用的絕緣膜後，針對此，藉由光石技術以及乾蝕刻技術 實施圖案，而形成閘極3 (3Α，3Β)以及在其上形成 形成間隙絕緣膜7。閘極3雖然是由例如被導入有磷之η + 型的低電阻多矽所構成，但是並不限定於此，可以進行各 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 561614 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（35 ) 種的變更，例如也可以在低電阻多矽膜上形成矽化鎢膜等 ’或是在低電阻多矽膜上，經由氮化鎢或是氮化鈦等般的 障壁金屬膜，而形成鎢等般的金屬膜。又，間隙絕緣膜7 例如由氮化矽膜等所構成。此外，閘極3的形成方法，則 如在上述實施形態1中所述般，也可以採用將間隙絕緣膜 ，當作蝕刻掩罩的方法。 在該第3 1圖中，係表示在1個的MI SFET形成 領域形成2個的Μ I S F E T的情形，而將2個閘極3彼 此相鄰地配置在1個MI SFET形成領域內。其中，第 31圖之左側的pMISFSET以及nMISFET的 形成領域，分別其彼此相鄰的閘極3 Β，3 Β之鄰接間隔 較上述的最小閘極鄰接間隔爲小。在此所形成之 pMI SFET以及nMI SFET，則是一並不需要縮 小鄰接元件的間隔，而是要讓元件的信賴性的考量優先於 鄰接元件的間隔的Μ I S F E T，或者是一想要讓閾値電 壓相對爲高的Μ I S F Ε Τ，例如構成D R A Μ之間接周 邊電路之MI SFET，而當在同一個半導體基板1設置 邏輯電路時，則構成該邏輯電路的MISFET等即是屬 於此類。對於該Μ I S F Ε T，則未針對源極形成領域或 是汲極形成領域的配置情形特別指定。 另一方面，第3 1圖之右側的pMI SFET及 η Μ I S F Ε T，則是表示彼此相鄰之閘極3 A，3 A的 鄰接間隔是較上述的最小閘極鄰接間隔爲小的情形。在此 所形成之ρ Μ I S F Ε T以及η Μ I S F Ε T，則是一必 J I--裝 ---- — 1 訂---------^9 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 經濟部智慧財產局員工消費合作社印製 561614 Α7 ____Β7 五、發明說明（36) 須要縮小鄰接元件間隔的電路，或是要將閾値電壓相對設 低的Μ I S F E T，且即使只在汲極側設置汲極側設置袋 狀領域，也不會發生問題的Μ I S F Ε Τ，例如構成上述 感測放大電路S Α等般之D RAM之直接周邊電路的 Μ I S F Ε T即是屬於此類。在本實施形態2中，其閘極 3 A，3 Α的間隔則例如是〇 · 3 # m左右。又，該 ρ Μ I S F E 丁以及η Μ I S F Ε T的形成領域，則分別 在彼此相鄰的閘極3 A，3 Α之間配置有爲彼此相鄰之 MISFET所共有的源極領域、。又在第31圖之最右 側之記憶體領域中的閘極3，則也是字元線W L的一部分 〇 其次，如第3 2圖所示，在半導體基板1的主面整面 ，以閘極3 (字元線W L )作爲掩罩，藉著垂直地將例如 磷的離子注入到半導體基板1的主面，而在半導體基板1 上形成η -型的半導體領域1 9。該過程是一用於形成記憶 體領域中之記憶單元選擇Μ I S F Ε Τ的源極·汲極用之 半導體領域的過程，此時，形成在ΡΜ I S F ΕΤ之形成 領域的η —型的半導體領域1 9 a，則當作ρ Μ I S F Ε Τ 之袋狀領域來使用。 接著，如第3 3圖所示，藉由C VD法等，在半導體 基板1的主面上，以例如由氮化矽膜所構成的絕緣膜2 0 來被覆半導體基板1的主面，閘極3的側面，以及間隙絕 緣膜7的表面，且設得薄而能夠反映出底層的段差。 之後，如第3 4圖所示，當在半導體基板1的主面上 ------.—.—裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •39- 經濟部智慧財產局員工消費合作社印製 561614 A7 ___B7 五、發明說明（37) 形成露出nM I S F E T之形成領域以及η型阱供電領域 N W ’而其他以外的領域則被覆蓋的光阻膜8 k後，則以 此當作掩罩’與在上述實施形態之第9圖中所述之情形同 樣地，將例如作爲用於抑制η Μ I S F E T之短通道效果 之雜質的硼等的離子注入，而形成袋狀領域5 P a、 5 p b、5 p c ( 5 )。在本實施形態2中，則與上述實 施形態1同樣地，對於已經配置有彼此相鄰之閘極3 A、 3A者而言，位在其閛極3A、 3A之間的袋狀領域 5 pa的端部不會進入閘極3A、3A之端部下方（或是 即使是進入，也只是進入一會被之後來自源極·汲極用之 半導體領域的雜質擴散所抵消的程度）。又，即使是已經 配置有該閘極3 A，則形成在Μ I S F E T之汲極領域側 的袋狀領域5 p a的端部，也會稍微地進入到閘極3 Α的 端部下方。另一方面，對於已經配置有彼此相鄰之閘極 3B、 3B者而言，位於其間的袋狀領域以及挾著通道， 而位在其兩側之袋狀領域，其端部皆稍微地進入到閘極 3 B之端部下方。又，藉著該過程，雖然在之前的過程中 被形成在nM I S F E T以及η型阱供電領域之幾乎大部 分的η —型的半導體領域1 9的導電性質會被抵消，但是位 在閘極3 A、3 A之間的η -型的半導體領域1 9的端部貝U 會稍微被留下。 其次，如第3 5圖所示，以在之前之過程中所使用的 光阻膜8 k當作掩罩，藉著將例如磷或砷之離子注入到半 導體基板1。在此，則不同於上述實施形態1，係例如從 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） :40 - I J — I I 1 I — — — — — —I — ^« — — — — — 1 — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 A7 B7_ 五、發明說明（38 ) 平面的4個方向，且斷面地呈斜向地，將該雜質的離子注 入到半導體基板1的主面。在此，之所以呈斜向地注入雜 質，則是因爲在本實施形態2中，在此一階段，爲了在閘 極3的側面形成絕緣膜2 0之故，而之所以要垂直地注入 該雜質，則是因爲若該雜質在半導體基板1中的分佈無法 到達閘極3的端部下方時，則會導致元件發生不良，而要 防範情況發生之故，則會導致元件發生不良，而要防範此 一情況發生之故。當經過該過程，則形成在閘極3 A、 3 A之間以及η型阱供電領域N W的袋狀領域（參照第 3 4圖）的導電性質，雖然會被η —型的半導體領域 6 n a 1、6 n a的抵消，但是其他以外的袋狀領域 5pa、 5pb，則會被殘留在η—型的半導體領域6na 的通道側的端部以及η -型的半導體領域6 n a的下方。此 外，η —型的半導體領域6 n a的雜質濃度，則較袋狀領域 5的雜質濃度爲高，而較後述的n+型的半導體領域爲低。 其次，如第3 6圖所示，在形成在之前的過程中所使 用的光阻膜8 k後，則以此當作掩罩，與上述實施形態1 同樣地，藉著注入例如用於形成η Μ I S F E 丁之源極· 汲極的磷或是砷的離子，而形成nMISFETQn的η+ 型的半導體領域6 n b以及η型阱供電用的η+型的半導體 領域10a。經過該過程而形成nMI SFETQn。此 外，本實施形態2中之nMISFETQn的構造，由於 是與上述實施形態1相同，因此省略其說明。 接著，如第3 7圖所示，當在半導體基板1的主面上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -41 - ，---1 — ^w^--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 561614 A7 __ B7 五、發明說明（39) (請先閲讀背面之注意事項再填寫本頁) 形成一露出ρ Μ I s F E T的形成領域以及p型阱供電領 域P W，而其他以外的領域則被覆蓋的光阻膜8 m後，針 對半導體基板實施異方性的蝕刻處理，藉著針對從光阻膜 8 m而露出的絕緣膜2 0實施平坦蝕刻（etch back )， 而在ρ Μ I S F E T之形成領域中之閘極3的側面形成側 壁2 0 a。該過程是一當在接下來導入雜質的過程中，若 是通過絕緣膜2 0，將雜質導入到半導體基板1時，則形 成於半導體基板1之半導體領域的雜質濃度會發生不足， 而導致Μ I S F E T的驅動能力以及信賴性降低，而用於 防止此一情形的過程。 經濟部智慧財產局員工消費合作社印製 接著，如第3 8圖所示，以光阻膜8m當作掩罩，與 上述實施形態同樣地，藉著將例如作爲用於抑制 pM I S F E T之短通道效果之雜質的磷等離子予以注入 ，而形成袋狀領域5na、 5nb(5)。至於該過程中 之各袋狀領域5na、 5nb(5)的形成狀態，由於是 與上述實施形態1之導入用於抑制Ρ Μ I S F E T之短通 道效果之雜質的情形相同，因此，省略其說明。又，藉由 該過程，除了位在閘極3 A，3 Α之間的η _型的半導體領 域1 9的端部以外，η -型的半導體領域1 9的導電性質會 被抵消。 其次，如第3 9圖所示，以在之前之過程中所使用的 光阻膜8 m當作掩罩，與上述實施形態1同樣地，將例如 用於形成pMISFET之源極·汲極用的硼離子注入半 導體基板1 ，而形成PMISFETQp的型的半導體 -42- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 561614 Α7 __ Β7 五、發明說明（4〇) 領域6 P以及p型阱供電手的P+型的半導體領域9 a。在 本實施形態2中，η _型的半導體領域1 9會被殘留在位於 閘極9Α、 9Α之間之ρ+型的半導體領域6ρ的兩端（與 通道相接的部分），而此則具有與袋狀領域相同的功能。 經過此一過程，而形成ρ Μ I S F E T Q p。此外，至於 該pMISFETQp的構造，則除了形成η-型的半導體 領域1 9以外，其他由於與上述實施形態相同，因此省略 其說明。 接著，除去光阻膜8m，如第4 0圖所示，在半導體 基板 1 形成 nMISFETQn、pMISFETQp 以 及記憶單元選擇MI SFETQs。之後，在藉由CVD 法，在半導體基板1的主面上被覆例如由氧化矽膜所構成 的絕緣膜1 2 a後，藉著CMP法等，對其上面實施硏磨 令其平坦。此外，當在該絕緣膜1 2 a上形成可讓記億體 領域之型的半導體領域19露出之用於形成連接孔的光 阻膜後，則以當作掩罩而實施蝕刻處理，如第4 1圖所示 ，在該絕緣膜1 2 a形成可讓半導體基板1之主面露出的 連接孔2 1。此時，加大氧化矽膜與氮化矽膜的蝕刻選擇 比，以氧化矽膜比較容易被蝕刻除去的條件來實施蝕刻處 理，藉此，使連接孔2 1相對於記憶單元選擇 MI SFETQs之閘極3呈自我整合地形成。 接著，則藉著將例如磷等的雜質的離子，通過連接孔 2 1而注入到半導體基板1，而在η —型的半導體領域1 9 之下形成η —型的半導體領域2 2。該η —型的半導體領域 — — — — — — — — — —— Aw --------^-111111-- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -43- 561614 A7 __ B7 五、發明說明（41 ) (請先閱讀背面之注意事項再填寫本頁) 2 2，則是一雖然在從其連接孔2 1露出的半導體基板1 的部分形成了後述的η +型的半導體領域，但由於當此直接 與Ρ型阱發生接觸時，若是施加高電場會造成元件不良， 而是用於緩和其電場的領域。其次，在藉由C VD法，如 埋入到連接孔2 1內般將例如低電阻多的被覆在絕緣膜 1 2 a上後，如只讓其殘留在連接孔2 1內般地，以 C Μ P法等進行削平，而如第4 3圖所示般形成柱塞（
Plug ) 23。之後，則藉由來自柱塞23之雜質擴散，而 在半導體基板1形成n+型的半導體領域2 4。 接著，如第4 4圖所示，在藉由C VD法等，在絕緣 膜1 2 a以及柱塞2 3上被覆例如由氮化矽膜所構成的絕 緣膜1 2 b後，如第4 5圖所示，在絕緣膜1 2 a、 1 2 b形成可讓半導體基板1以及柱塞2 3的上面露出的 連接孔1 3 a，更者，則藉由光石印技以及乾蝕刻技術來 形成第1層配線1 4 a以及位元線B L。此時的第1層配 線1 4 a以及位元線B L，則例如由鎢或是鎢合金所構成 〇 經濟部智慧財產局員工消費合作社印製 接著，如第4 6圖所示，在藉由CVD法，如覆蓋第 1層配線1 4 a或位元線B L般地，在絕緣膜1 2 b上形 成例如由氧化矽膜所構成的絕緣膜1 2 c後，令其上面成 爲平坦，藉由光石印技術以及乾蝕刻技術，在絕緣膜 12b、 12c上形成可讓電容器用之柱塞23的上面露 出的連接孔2 5。接著，在藉由CVD法或是噴濺法等， 如埋入連接孔2 5般地，將導體膜被覆在絕緣膜1 2 c上 -44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 561614 A7 B7___ 五、發明說明（42) 後，則藉由c Μ P法等如讓其只殘留在連接孔2 5內般地 實施削平，而在連接孔2 5內形成柱塞2 6。之後，在藉 由CVD法等，如覆蓋柱塞2 6之上面般地將絕緣膜 1 2 d被覆在絕緣膜1 2 c上後，藉由光石印技術以及乾 蝕刻技術等，在該絕緣膜1 2 d形成可讓位於下層之柱塞 2 6的上面露出的電容器（capacitor )孔2 7。之後，貝(1 在電容器孔2 7內形成例如冠冕狀（筒形）的電容器2 8 (c)。該電容器28係一用於儲存DRAM之資訊的電 容元件，具有下部電極28a、電容絕緣膜28b、以及 上部電極2 8 c。下部電極2 8 a例如由低電阻多矽膜所 構成，經由柱塞2 5、2 2，在電氣上與記憶單元選擇 MISFETQs之其中一個的半導體領域24連接。電 容絕緣膜2 8 b則例如由五氧化鉅（τ a 2〇5 )或是氧化 矽膜與氮化矽膜的積層膜所構成，而被挾於下部電極 2 8 a與上部極2 8 b之間而被形成。此外，當爲 F R A Μ構造時，電容絕緣膜的材料，則利用例如以p b (Z r* ’ T i )等爲代表之鉛系氧化物強介電體或是以 B i 2S r T a2〇9等爲代表之層狀構造的強介 電體。此時，下部電極2 5 p a則利用p t、R u、 R u〇x、 1 r、 1 r〇x等之金屬材料。之後，則經由 一般之半導體裝置之製造方法來製造1) E AM或是 F R A Μ。 如此，在本實施形態2中，與上述實施形態1同樣地 ’可在不損及Μ I S F Ε Τ之信賴性的情形下來縮小鄰接 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐） 45 -------—^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（43) 兀件的間隔。特別是對於如以感測放大電路S A爲代;表之 直接周邊電路般，根據記億體領域之間隔所規定的電路令頁 域等非常有效。亦即，由於可以在不損及D R A Μ或 F R A Μ之周邊電路中的動作信賴性的情形下，配合急速 微細化之記憶體領域的鄰接元件間隔，而進行周邊電|^@ 電路佈局，因此可以促進信賴性高的D R A Μ的小型彳匕。 (實施形態3 ) 本實施形態3雖然幾乎是與上述實施形態2之相同， 但是與上述實施形態2的不同點即在於在ρ Μ I S F Ε Τ 的源極·汲極形成低雜質濃度的半導體領域。 首先，在上述實施形態2中，在經過與第2 6圖〜第 3 1圖所示者相同的過程後，如第4 7圖所示，在半導體 基板1上形成讓η Μ I S F Ε Τ之形成領域、η型阱供電 領域N W以及記憶體領域露出，而其他的部分則被覆蓋的 光阻膜8η。接著，以該光阻膜8η作爲掩罩，以垂直或 是接近垂直的角度，例如將磷離子注入到半導體基板1的 主面。該過程則是一在上述實施形態2中所進行之用於一 成在記憶體領域中之記億單元選擇Μ I S F Ε Τ之源極· 汲極用的η _型的半導體領域1 9的過程。在上述實施形態 2中，雖然是將其雜質的離子注入到半導體基板1的整面 ，但是在本實施形態3中，則該雜質並未被導入到 ρ Μ I S F Ε Τ的形成領域以及ρ型阱供電領域。而此是 爲了要抑制pMI SFET之閾値電壓的變動。又藉著在 111!1♦!! ^^ ^^ 一！ I β !1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -46- 561614 A7 B7 五、發明說明（44) P型阱供電領域P W不形成η —型的半導體領域1 9，則是 爲了使Ρ型阱供電領域P W中的供電狀態能夠良好。 <請先閱讀背面之注意事項再填寫本頁) 接著，在除去光阻膜8 η後，如第4 8圖所示，當在 半導體基板1的主面形成好可讓nMI SFET之形成領 域以及Ρ型阱供電領域P W露出，而其他的部分則被覆著 的光阻膜8 Ρ後，則以此當作掩罩，與上述實施形態丄、 2同樣地，將例如作爲用於抑制Μ I S F E T之短通道效 果之雜質的硼離子予以注入，而形成袋狀領域5 p a、 5pb、5d (5)。袋狀領域 5pa、5pb (5)的 形成狀態，由於與上述實施形態1、2相同，因此省略其 說明。在此與上述實施形態2的不同處則如下。亦即，第 1是在此階段，連在ρ型阱供電領域P W也形成ρ ~型的袋 狀領域5 p d。第2是在上述實施形態2中，雖然是接近 於位在閘極3 A，3 A之間之袋狀領域5 p a的兩端而形 成n 型的半導體領域1 9，但是在本實施形態3中並不是 這樣。 經濟部智慧財產局員工消費合作社印製 接著，如第4 9圖所示，以在之前的過程中所使用之 光阻膜8 ρ作爲掩罩，而與上述實施形態1同樣地，將例 如磷或是砷離子注入到半導體基板，而在半導體基板1形 成η—型的半導體領域6na、6nal、6nc。在上述 實施形態2中，雖然將雜質呈斜向地到半導體基板1的主 面，但是在本實施形態3中，則是將該雜質呈垂直地導入 到半導體基板1的主面。而此是因爲在本實施形態3中’ 在該階段，在閘極3的側面未形成側壁之故。藉此，由於 -47- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（45) 可以使在11_型的半導體領域6na、6nal中的雜質濃 度較上述實施形態2的情形爲高，因此，能夠提高 η Μ I S F E T的驅動能力。又，與上述實施形態2的不 同處即是連在Ρ型阱供電領域PW也形成η —型的半導體領 域6 n c。η —型的半導體領域6 n a的形成狀態，由於與 上述實施形態1、2相同，因此省略其說明。 之後，在除去光阻膜8 ρ後，如第5 0圖所示，形成 可讓pM I S F E T之形成領域以及η型阱供電領域NW 露出，而其他的部分則被覆蓋的光阻膜8 Q。接著，則以 該光阻膜8 Q當作掩罩，而與上述實施形態1、2同樣地 ，藉著將例如作爲用於抑制Ρ Μ I S F Ε Τ之短通道效果 的雜質的磷等的離子加以注入，而形成袋狀領域5 n a、 5nb、 5ne (5)。至於該過程中之各袋狀領域 5na、 5nb (5)的形成狀態，由於是與在上述實施 形態1、2中導入用於抑制ρ Μ I S F Ε T之短通道效果 之雜質的過程相同，因此省略其說明。而與上述實施形態 2的不同處即在於雖然型的袋狀領域5 n e被形成在
η型阱供電領域，但是並未被形成在ρ型阱供電領域P W 〇 接，如第5 1圖所示，以在之前的過程中所使用之光 阻膜8 Q作爲掩罩，藉著垂直地將例如二氟化硼的離子注 入到半導體基板1的主面，而將Ρ ^型的半導體領域6 p a 、6pal、 6pc形成在半導體基板1。該雜質導入過 程則是一未在上述實施形態2中進行的過程。藉著進行該 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48- ------1-----裝--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 561614 A7 B7 五、發明說明（46) (請先閱讀背面之注意事項再填寫本頁) 過程，能夠提升ρ Μ I S F E T之閾値電壓的安定性。又 ，由於是垂直地將雜質離子導入到半導體的主面’因此’ 能夠提高在Ρ—型的半導體領域6Pa、 6Pal的雜質濃 度，而可以提升ρΜ I S F ET的驅動能力。 在該過程中，由於P —型的半導體領域6 P a、 6pa1 ，係在與本實施形態3之nMISFET的η—型 的半導體領域6 n a同樣的狀態下被形成，因此省略其說 明。藉由該過程，雖然位在彼此相鄰之閘極3 A、3 A之 間的袋狀領域5 n a的導電性質幾乎被抵消（在第5 1圖 中爲被殘留在P-型的半導體領域6 pa之底部的程度）， 而其他的袋狀領域5 n a、5 n b，則被殘留在p —型的半 導體領域6 p a的側部以及底部。 經濟部智慧財產局員工消費合作社印製 接著，如第5 2圖所示，在與上述實施形態2同樣地 藉由CVD法等，將絕緣膜2 0被覆在半導體基板1的主 面上後，如第5 3圖所示，在絕緣膜2 0上形成可讓 nM I S F E T之形成領域以及η型阱供電領域NW露出 ，而其他的部分則被覆蓋的光阻膜8 r。之後，則以該光 阻膜8 r當作掩罩，而與上述實施形態2同樣地，藉著注 入用於形成nMI SFET之源極·汲極的磷或砷的離子 ，而形成nMI SFETQn的n+型的半導體領域6nb 以及η型阱供電用之n+型的半導體領域1 0 a。 而經過此過程而形成nMI SFETQn。此外，在 本實施形態3中之nMISFETQn的構造，由於與上 述實施形態1、2相同，因此省略其說明。 -49- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（47) 之後，在除去光阻膜8 r後，如第5 4圖所示，在半 導體基板1的主面上形成可讓pM I S F E T之形成領域 以及P型阱供電領域P W露出，而其他的部分則被覆蓋的 光阻膜8 S。接著，則與上述實施形態2同樣地，當在閘 極3的側面形成側壁2 0 a後，以光阻膜8 S當作掩罩， 而與上述實施形態1、2同樣地，將例如用來形成 PM I S F E T之源極·汲極的硼的離子注入到半導體基 板1 ，而形成pMISFETQp的p+型的半導體領域 6 P b以及p型阱供電用的p+型的半導體領域9 a。藉此 ，而形成由P_型的半導體領域6 p a與p +型的半導體領 域6 P b所構成的源極·汲極用的半導體領域6 p。經過 該過程而形pMI SFETQp。在上述實施形態2中， 雖然在pMI SFETQp沒有p-型的半導體領域6pa ，但是在本實施形態3中，則在各Μ I S F E T Q p成有 ρ -型的半導體領域6 p a。該ρ_型的半導體領域6 p a ，則與P +型的半導體領域6 p b之通道側端部相接，且稍 微地進入到閘極3之端部下方而被形成。又，在上述實施 形態2中，對於具有閘極3 A的ρ Μ I S F E T Q ρ而言 ，雖然接近於位在閘極3 A、3 A之間的ρ +型的半導體領 域6 p b的兩端，而形成η _型的半導體領域1 9，且將此 當作袋狀領域來使用，但是在本實施形態3則並未形成此 本實施形態3中，在閘極3 A、3 A之間，乃接近於ρ +型 的半導體領域6 p b與其兩端，而如稍微地進入閘極3 A 之端部下方般地形成P—型的半導體領域6 p a。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •50- ----------Ί I - I I I I---til!---- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（48) 以後，則經過與在上述實施形態2之第4 0圖〜第 4 5圖中所述者同樣的過程來製造第5 5圖所示的 dram。 在本實施形態3中，除了在上述實施形態1、2中所 得到的效果外，也能夠較上述的實施形態2的情形更提高 Μ I S F E T (特別是Μ I S F E 丁 Q p )的動作信賴性 〇 (實施形態4 ) 在上述實施形態1〜3中，雖然是針對將袋狀領域位 在源極·汲極兩者，以及只將位在汲極側的Μ I S F Ε Τ 形成在同一半導體基板上時的情形加以說明，但是在形成 於半導體基板的Μ I S F Ε Τ中，也會有當設置袋狀領域 時，則Μ I S F Ε 丁的閾値電壓上升，而不會進行當初所 設計之動作的Μ I S F Ε Τ存在。例如用於產生基準電位 之電源電路用的MISFET等。 在此，在本實施形態4中，則針對不需要設置袋狀領 域，或是不設置袋狀領域較好的Μ I S F Ε Τ形成在'同一 半導體基板的情形來加以說明。 第5 6圖以及第5 7圖係表在上述實施形態1〜3中 導入用於抑制短通道效果之雜質的過程時，本實施形態4 之Μ I S F Ε Τ的形成領域的平面圖以及其A — Α線的斷 面圖。如與活性領域L交差般地，將閘極3重疊在長方形 •狀之活性領域L的中央而被配置。在閘極3的左右形成源 本紙張尺度適用申國國家標準（CNS)A4規格（210 X 297公釐） -51 - —^裝--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（49) 極·汲極用的半導體領域。在本實施形態4中’在閘極3 的附近，則隔著一定的距離，與閘極3呈平行地設有暫時 圖案2 9。該暫時圖案2 9係一在對閘極3實施圖案之際 ，在同一過程中經實施圖案而成者。因此，藉著設置暫時 圖案2 9，也不會增加製程的數目。在該閘極3以及暫時 圖案2 9上形成間隙絕緣膜7。此外，第5 6圖以及第 5 7圖的箭頭，與上述實施形態1〜3同樣地，係表示雜 質的導入狀態。 該Μ I S F E T的形成領域，在上述實施形態1〜3 中導入用於抑制短通道效果之雜質時，則如第5 7圖所示 ，用於抑制短通道效果的雜質會被暫時圖案所阻擋，而不 會被導入到閘極3之端部下方。因此，袋狀領域5的端部 不會進入到閘極3之端部下方（或是即使是進入，也是一 會被之後來自源極·汲極用的半導體領域的雜質擴散所抵 消的程度）。 接著，第5 8圖係表在上述實施形態1〜3中導入用 於形成低雜質濃度之半導體領域的雜質的過程時，本實施 形態4之Μ I S F Ε Τ之形成領域中之半導體基板1的斷 面圖。藉著該過程而形成低雜質濃度的半導體領域6 a。 在導入該雜質時，則在閘極3與暫時圖案2 9之間所形成 之袋狀領域5的導電性質，則與上述實施形態1〜3同樣 地會被低雜質濃度的半導體領域6 a所抵消。亦即，在接 近於MI SFET之通道的位置會沒有袋狀領域5。此外 ，在上述實施形態2中，雖然是將該雜質呈斜向地導入到 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -52- ---- I · I----I— 訂·---— I — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（50) 半導體基板1的主面’但是由於是從4個方向而導入’因 此袋狀領域5的狀態，結果是一樣。 更者，第5 9圖係表在上述實施形態1〜3中導入用 於形成Μ I SFET之源極·汲極用之半導體領域的雜質 的過程時，本實施形態4之Μ I S F Ε Τ之形成領域中的 半導體基板1的斷面圖。藉由該過程而形成高雜質濃度的 半導體領域6 b，而形成由低雜質濃度的半導體領域6 a 與高雜質濃度的半導體領域6 b所構成的源極·汲極用的 半導體領域6。在此，則在接近於MI SFETQ之通道 的位置形成袋狀領域5。因此，能夠降低Μ I S F E T Q 之間値電壓。 如此般，在本實施形態中，可以在不增加製程數目的 情形下，在同一半導體基板形成在源極·汲極兩者均不設 置袋狀領域的MISFET。 以上雖然是根據實施形態來具體地說明本發明人所提 出的發明，但是本發明並不限定在上述實施形態，當然在 不脫離其要旨的範圍內，可以Μ行各種的變更。 例如在上述實施形態2、3中，雖然用於儲存資訊的 電容元件係一冠冕狀，但是並不限定於此，也可以進行各 種的變更，例如也可以是鱗狀（fin )狀。 又，在上述實施形態1〜4中，雖然是針對分離部爲 溝形的情形來加以說明，但是也可以藉著由例如選擇氧化 法（L 〇 C 〇 S : Local Oxidization of Silicon )所形成的 場絕緣膜來形成分離部。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐1 - 53- —Ί— — ^ in----訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（51 ) 在本案所揭露的發明中，若是簡單地說明由代表者所 得到的效果時，則如下所述。 根據本發明，例如在彼此相鄰的第1閘極與第2閘極 之間配置場效電晶體的源極領域，而在上述第2領域以及 第3領域分別配置場效電晶體之汲極領域，在源極領域側 則不形成由將用於抑制短通道效果之雜質導入到半導體基 板所形成的半導體領域，而在汲極領域側，則形成由將用 於抑制短通道效果之雜質導入到半導體基板所形成的半導 體領域，藉此能夠抑制空乏層從汲極領域側延伸，而抑制 場效電晶體的性能變差，且，可以縮小互相鄰接之第1閘 極與第2閘極的間隔，而提高元件的集成度。 圖面之簡單說明： 第1圖（a )係表用於說明本發明之技術思想的半導 體基板的主要部分的說明圖，（b )係表其A — A線的斷 面圖。 第2圖（a )係表用於說明本發明之技術思想之繼續 第1圖之過程之半導體基板的主要部分的平面圖，（b) 係表其A - A線的斷面圖。 第3圖，係表用於說明本發明之技術思想中之雜質的 導入角度、閘極高度以及閘極鄰近間隔之關係的說明圖。 第4圖，係表在應用本發明之技術思想之一實施形態 的半導體裝置之製造過程中的主要部分的斷面圖。 第5圖，係表繼續第4圖之半導體裝置之製造過程中 ;1--一---------I ^» — — — — — 1 — (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -54- 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（52) 的主要部分的斷面圖。 第6圖，係表繼續第5圖之半導體裝置之製造過程中 的主要部分的斷面圖。 第7圖，係表繼續第6圖之半導體裝置之製造過程中 的主要部分的斷面圖。 第8圖，係表繼續第7圖之半導體裝置之製造過程中 的主要部分的斷面圖。 第9圖，係表繼續第8圖之半導體裝置之製造過程中 的主要部分的斷面圖。 第1 0圖，係表繼續第9圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第1 1圖，係表繼續第1 0圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第1 2圖，係表繼續第1 1圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第^ 3圖，係表繼續第1 2圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第1 4圖，係表繼續第1 3圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第1 5圖，係表繼續第1 4圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第1 6圖，係表繼續第1 5圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第1 7圖，係表繼續第1 6圖之半導體裝置之製造過 ---------- I --------^--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -55- 561614 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（53) 程中的主要部分的斷面圖。 第1 8圖，係表繼續第1 7圖之半導體裝置之製造過 程中的主要部分的斷面圖。 第1 9圖係表用於說明本發明之技術思想的半導體基 板的主要部分的平面圖。 第2 0圖（a )係表用於說明本發明之技術思想之第 19圖之A — A線的斷面圖、（b)係表在與其（a)過 程相同過程中第1 9圖之B — B線的斷面圖。 第2 1圖（a )係表本發明之技術思想之繼續第2 0 圖之過程時之第19圖之A—A線的斷面圖、（b)係表 在與其（a )過程相同過程中第1 9圖之B - B線的斷面 圖。 第2 2圖（a )係表本發明之技術思想之繼續第2 1 圖之過程時之第19圖之A-A線的斷面圖、（b)係表 在與其（a )過程相同過程中第1 9圖之B — B線的斷面 圖。 第2 3圖係表應用本發明之技術思想之其他實施形態 的半導體裝置之主要部分的等效電路圖。 第2 4圖係表與第2 3圖之電路對應之半導體裝置的 元件佈局的平面圖。 第2 5圖係表在與第2 4圖相同的平面座標中，在上 層的配線佈局的平面圖。 第2 6圖係表在應用本發明之技術思想之其他實施形 態的半導體裝置之製造過程中的主要部分的斷面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -56- ,—：—•裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7 B7_ 五、發明說明（54) 第2 7圖係表繼續第2 6圖之半導體裝置之製造過程 中的主要部分的斷面圖。 (請先閱讀背面之注意事項再填寫本頁) 第2 8圖係表繼續第2 7圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第2 9圖係表繼續第2 8圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 0圖係表繼續第2 9圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 1圖係表繼續第3 0圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 2圖係表繼續第3 1圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 3圖係表繼續第3 2圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 4圖係表繼續第3 3圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 5圖係表繼續第3 4圖之半導體裝置之製造過程 中的主要部分的斷面圖。 經濟部智慧財產局員工消費合作社印製 第3 6圖係表繼續第3 5圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 7圖係表繼續第3 6圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第3 8圖係表繼續第3 7圖之半導體裝置之製造過程 中的主要部分的斷面圖。 -57- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（55) 第3 9圖係表繼續第3 8圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 0圖係表繼續第3 9圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 1圖係表繼續第4 0圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 2圖係表繼續第4 1圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 3圖係表繼續第4 2圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 4圖係表繼續第4 3圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 5圖係表繼續第4 4圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 6圖係表繼續第4 5圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 7圖係表在應用本發明之其他實施形態的半導體 裝置之製造過程中的主要部分的斷面圖。 第4 8圖係表繼續第4 7圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第4 9圖係表繼續第4 8圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第5 〇圖係表繼續第4 9圖之半導體裝置之製造過程 中的主要部分的斷面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -58- ··---?--裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7 B7 五、發明說明（56) 第5 1圖係表繼續第5 0圖之半導體裝置之製造過程 中的主要部分的斷面圖。 (請先閱讀背面之注意事項再填寫本頁) 第5 2圖係表繼續第5 1圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第5 3圖係表繼續第5 2圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第5 4圖係表繼續第5 3圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第5 5圖係表繼續第5 4圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第5 6圖係表在應用本發明之其他實施形態的半導體 裝置之製造過程中的主要部分的斷面圖。 第5 7圖係表第5 6圖之半導體裝置之製造過程中的 主要部分的斷面圖。 第5 8圖係表繼續第5 7圖之半導體裝置之製造過程 中的主要部分的斷面圖。 第5 9圖係表繼續第5 8圖之半導體裝置之製造過程 中的主要部分的斷面圖。 經濟部智慧財產局員工消費合作社印製 第6 0圖（a )係表經本發明人檢討所得之在半導體 裝置之製造過程中的主要部分的平面圖、（b)係表其 A - A線的斷面圖。 第6 1圖係表經本發明人檢討所得之在半導體裝置之 繼續第60圖之製造過程中的主要部分的平面圖、（b) 係表其A — A線的斷面圖。 -59· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 561614 A7 B7 五、發明說明（57) 主要元件對照表 1 半導體基板 2 閘極絕緣膜 3 閘極 4 分離部 5 袋狀領域 5 p a 袋狀領域 5 R b 袋狀領域 6 D 汲極用的半導體領域 6 S 源極用的半導體領域 3 A 閘極 6 n a η —型的半導體領域 6 ρ Ρ+型的半導體領域 8 c 光阻膜 8 d 光阻膜 12a 絕緣膜 13a 連接孔 19 η -型的半導體領域 2 0 絕緣膜 2 3 柱塞 2 5 連接孔 2 6 柱塞 2 7 電容器孔 28a 下部電極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) 「60 - ；-----裝----- - - -訂--------- (請先閱讀背面之注意事項再填寫本頁) 561614 A7 ___B7 五、發明說明（58 ) 經濟部智慧財產局員工消費合作社印製 I ------Ί — — — — — — — ^· —------ (請先閱讀背面之注意事項再填寫本頁) 2 8 b 電容絕緣膜 2 8 c 上部電極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -61 -